ectc 2008 리뷰 전자부품및패키징컨퍼런스 2008 리뷰_ 전자... · 2012-06-14 · 다....

학회논문발표개요

2008년도 ECTC 학회는마이크로패키징분야에서가장

권위있는학회로올해엔344 편의논문이발표되었다. 반도

체시스템패키징기술은재료, 공정, 장비, 신뢰성그리고응

용기술 모두가 서로 잘 융합되어 최종 제품으로 생산되며,

현재휴대용전자제품의소형화, 경량화그리고다기능화가

가격경쟁력을 주도하는 기술이라고 할 수 있다. 최근 들어

휴대폰, PDA, 노트북컴퓨터와같은휴대용모바일제품, 엔

터테인먼트, 보안, 바이오메디컬과같은새로운응용분야에

서의다기능칩의요구, 고사양컴퓨터에대한시장및기술

적요구로인해반도체패키징시장도큰성장을이루며반

도체산업에서중요한위치를찾아가고있다. 근간실리콘을

이용한광접속과광인터커넥션이새롭게부각되면서기존

의고속통신응용에서반도체신호전달의방법으로그응용

이새롭게부각되고있는가운데 5~10년이후구리전도선

을대체할새로운기술로꾸준히연구개발중이다. 올해에

는 TSV 기술을포함한 3D 융합기술분야가가장각광을받

았다. 3D 융합기술과 관련하여 전체 5개의 세션에서 30여

편 이상의논문이발표되었다는사실만으로도그중요성과

관심을짐작할수있다. 아래표에이번학회의전반적인사

항을나타내었다.

3일동안의학회발표와함께논문발표하루전에 16개의

전문개발코스가개최되었으며, 많은연구원들과엔지니어

들이참석하여새로운기술을배우고서로교류하며, 각자의

연구분야에대해서도논의하는모습을볼수있었다.

이번학회에서는나노재료기술, 마이크로솔더/구리범

프, 전자이동, 3D 시스템패키징에대한발표들이눈에띄었

다. TSV(through silicon via)[1], WLP(wafer level

packaging) 등과같은실리콘기반으로의패키징기술들도

084

Technical Series_KOSEN Reports

표 1. ECTC 2008 컨퍼런스 현황

ECTC 2008 리뷰

ECTC학회는 반도체와 마이크로 시스템 패키징 관련 학회로서

는세계에서가장권위있는학회로올해로 58회가 되었다. 이

번 학회에서는 16개의 전문 개발 코스(단기 코스)에 약 300명

의 연구원들과 공학도들이 참석하였으며, 70여개의 업체가 기

술코너전시회에참석하였다. 현재 세계적인반도체및 3D 웨

이퍼스태킹, TSV 테크놀로지, 패키지레벨 3D 인터커넥트, 임

베디드 다이 서브스트레이트(EDS), 구리 와이어본딩, Cu/low-

k/ultra-low-k 패키징등의패키징관련기술의현황과새로운

기술이 많이 소개되었으며, 새로운 응용과 기술이 어떻게 새로

운 반도체 패키징과 소자에 적용되는지 실용적인 면과 학문적

인면모두충실한접근이이루어졌다.

글 : 윤승욱 / IME(Institute of Microelectronics)

전자부품및패키징컨퍼런스

등록자수 : 1,125

테크니컬세션수 : 39

·구두발표 : 36

·포스터 : 3

발표된논문수 : 334(55% 채택율)

·구두발표 : 252

·포스터 : 92

·나라별분포 : 59% 북미, 28% 아시아, 13% 유럽

·발표자소속분포 : 48% 기업체, 52% 대학및R&D 연구소

전문개발코스수 : 16

패널토론수 : 3

· 3D-TSV 패키징애플리케이션- 구현

·반도체산업에서의제품개발

·Advanced Embedded Passive and Active Device Technologies

출품자수: 70

085

계속해서발표되었다. 이번학회에서가장크게부각된것은

3D(3차원) 패키징에 대한 많은 사람들의 관심이었다. 작년

학회에서도 많은 논문들이 발표되었지만 이번 학회에서는

기술적으로작년에비해많이향상되고문제점들을해결한

논문들이대거발표되었다. 웨이퍼적층기술, 칩투웨이퍼,

칩투칩적층, 그리고웨이퍼관통홀접속기술과관련된논

문발표장에는250개의좌석이넘는넓은홀에자리가모자

랄 정도로 많은 청중들이 모여들어 이 기술에 대한 관심을

보여주었다. 또한Q&A 세션에서도평균4~5명들이나와줄

서서기다리는모습을통해서도많은회사에서3차원패키징

에 대해 관심을 가지고 있음을 실감할 수 있었다. 인텔,

AMD, IBM과같은칩메이커회사들, Amkor, ASE, SPIL,

Stats chippac과같은패키징하우스들이발표에참석했다.

또한 70여개의장비, 소프트웨어및재료업체들이참석한

전시회에서는각회사에서고령의전문엔지니어들이직접부

스에나와기술적인문제들을함께이야기하고나누는모습을

볼수있었는데, 전문엔지니어로서고령에도불구하고젊은연

구원들과즐겁고힘차게토론하는모습이매우인상적이었다.

또한패키징분야에서일하는한국엔지니어, 연구원, 교수

등30여명이넘는한국인들이참석해논문을발표했다. 또한

Amkor, Stats ChipPAC 등한국에서시작한어셈블리/패키

징업체뿐만아니라해외연구소및다국적기업에서활발히

활동하는 많은 한국인들을 보면서

마이크로 시스템 패키징 분야에서

의한국의위상을다시한번실감할

수 있었다. 이번 학회에서 발표된

세션은모두 39개이고, 이중 36개

의세션은논문발표, 3개의 세션은

포스터논문이발표되었다. 각세션

의주요논문은뒤에서정리하기로

한다.

최신연구동향

사실이번학회도전번학회와비

교했을때눈에띄는방향전환이있었다. 그중몇가지두드

러진패키징연구동향은다음3가지로크게특징지어진다.

- 어드밴스드일렉트로닉패키징머터리얼 : 점차반도체

패키징의경계와반도체소자공정의경계가불분명해지면

서소자공정에사용되던기술들이다시새로운패키징기술

들로소개되고, 개선된성능의요구에따라새로운재료들이

계속해서연구개발되고있다. 나노재료에서가장큰응용

이이루어지고있으며, 또새로운폴리머재료, 접착제, 필름,

기판재료, 구리솔더접속, 저융점솔더, 그리고새로운도금

액등에대한발표가눈에띄게많이보였다. 무연솔더재료

에대한새로운보고도특히많았는데, 최근들어휴대용전

자제품에서낙하충격과관련된충격신뢰성에대한관심이

높아지면서이에관련된논문과발표가많았다. 특히플립칩

패키징이최근들어인텔사우스브릿지칩셋과휴대용제품

에도많이사용되고있으며, 점차감소하는피치에대응하기

위해새로운기판기술과재료들이많이연구되어있다.

- TSV 3D 패키징기술: 3차원패키징은최근들어그중

요도가매우높아지고있는분야이다. 현재반도체기술로서

무어의법칙을계속진행시키기어렵다는평가에‘무어보다

더(More than Moore) 라는모토로새롭게칩이나웨이퍼를


그림 1. 어드밴스드 서브스트레이트/PCB에서의 새로운 재료의 요구사항들 (출처: LSI Logic)

Smaller via landfor routing

Smaller SMopening

Stacked vias(up to 4 layers)

Via on PTH betterSignal integrity

Better SignalImpedanceTolerance(+/- 10%)

Better SM alignment

Lower Z directionCTE for stacked vias

Lower lossTangent BU layers

Thinner core forSmall vias, withWarpage control

Lower dielectricConstant BU layers

Finer Line Space forsignals

Smaller core via size forrouting signals through core

086


3차원으로적층하여집적도를 3~5배로증가시키는방법으

로, 이번에는현실적으로양산과저가격으로TSV를형성하

기위한노력들이많이보고되었다. 3차원연결방법은특히

웨이퍼 관통 홀을 이용하여 칩과 칩을 연결시키는 방법이

90%이상주류를이루었다. 또한공정자체뿐만아니라, 전

기적, 열적그리고구조적/기계적인특성또한신뢰성에대

한많은연구와보고가있었다. 그림 2에서와같이 TSV와

웨이퍼패키징기술을기반으로하여다양한기능의칩들을

서로연결하는하이브리드기술의시대가도래하고있다.

- 패키지관련기술 : 현재의패키지기술은대부분시스

템업체나컴포넌트업체의요구에따라개발되고있다. 그

중 가장 큰 예가 PoP(package on package)[2]나

PiP(package in package)[3]이다. 제품의용도나요구상황에

맞도록적합한기술을공동으로개발하는노력이계속되고

있다. 본학회에서도시스템, 소자회사가패키징회사와공

동으로발표한논문들이많이눈에띄었다. 세계적으로반도

체 패키징하우스(Amkor, STATS CHIPPAC, ASE, SPIL,

UTAC)나범핑하우스(NEPES, UNITIVE) 대부분은아시아,

특히중국과동남아시아에주로위치해있고이들은또한파

운드리업체들과공동개발이란긴밀한협조체제를구축하

고 있다. 대만의 ITRI(Industrial Technology Research

Institute)나 홍 콩 의

ASTRI(Advanced Science and

Technology Research Institute)

의발표들은상당히수준있는연구

를수행하고있음을보여줬고, 특히

응용기술적인접근에서는꽤높은

수준이었다. 또한많은중국출신엔

지니어들이인텔, IBM, AMD, 노키

아, 브로드컴, 퀄컴과 같은 미국과

세계의각유수기업체에서활발히

활동하는것을보면서조만간중국

이마이크로시스템패키징분야에

서한국을앞서는세계적인기술선

진국이될수있을것이라는생각이들었다. 한국에서도많

은논문들이제출되었고또한해외다국적기업에서연구하

는한국연구원들도물론좋은논문들을많이발표했다.

주요논문발표정리

웨이퍼 레벨 임베디드 테크놀로지, TSV, 새로운 패키징

소재들, 전자이동, WLP 신뢰성, 무연솔더그리고3D 패키

징에관련된부분에대해중점적으로논문을정리했다. 또한

기존패키징기술에대한발표보다는새로운기술과적용에

관한발표논문을중점적으로정리하였다. 정리한내용들은

논문발표집(proceeding)과 발표내용을 참조하여 정리하였

음을밝힌다.

3D Stacking of Chips with Electrical and Microfluidic

I/O Interconnects

이논문은3차원TSV를통해전기적신호, 파워전달그리

고미세유체를이용해전체모듈을냉각하는방법에대해논

하였다. 반도체소자의노드기술의발달에따라점차더높

은파워가사용되고이에따른열방출문제가심각해지고있

다(그림 3). 이논문에서는그림 4에서와같이열방출마이크

로채널과TSEV(through silicon electrical via) 형성칩들

그림 2. 3차원 SiP 기술 응용 (출처: Leti)

Vertical interconnect minimum pitch(μm)

High density TVS Foundry level

Low density TSV Packaging level

CEA Leti-MONATEC

1000

100

10

1

2007 2009 2012 2014

CMOS Image sensor(sensor+DSP+RAM)

via size 50μm

Multi-level 3D IC(CPU+cache+DRAM+Analog+RF+sensor+I/O)

Logic (multicore processorwith cache memory)

HybridNano/CMOS(NTC, NW, NEMS)

3D memory

Via size=<5μm

Via size=<2μm

Via size 5~30μm

Stacked memory

Vertical memory

Flip chipsolder bumppitch

ITRS C65nmmin Globalmetal pitch

087

을수직으로접합하여모듈을형성하였다.

각공정은반도체TSV공정(SiN, SiO2 증착, DRIE 에칭,

RDL형성)을사용하였고그림 5와같이솔더접합과언더필

폴리머를사용하여실링효과를가져왔다. 조립완성후냉각

파이프를연결하여(그림 6) 3차원쿨링특성을평가하였다.

이논문은칩이소형화되면서발생하는열적문제를강제적

액체냉각을 통해 모듈내부까지 충분한 열방출을 이루려는

목적으로진행되었다.

Technology Platform for 3D Stacking of Thinned

Embedded Dies

이논문은IMEC에서발표된논문으로칩두께가15um(참

조로 종이 한 장이 50um두께)로 웨이퍼 상에서 BCB와

RDL[4]공정을사용하여칩들을서로연결하고이렇게준비된

2장의웨이퍼를서로붙여서적층하는기술을보고하였다(그

림 7). 2000년도초에IBM에서300mm 웨이퍼에회로를형

성하고 이를 트랜스퍼하여 적층하는 논문이 보고되었는데,

같은기법으로임베디드칩을적층하였다. 현재많이연구중

인TSV를대체하는하나의대안으로제시하였다.

이와같은기술은아주얇은칩을다루기때문에접합공정

에주의가필요하며또한캐리어웨이퍼에서임베딩층을쉽

게 분리시켜 접합할 수 있도록 사용되는 희생폴리머

(sacrificial polymer)나접착제등의연구가매우중요하다.

그림9에서와같이17마이크론의두께, 5mm×5mm 크기의

디바이스를 2개 임베딩한 시편을 준비하였고 전제 두께는

30마이크론이다. 이러한기술은현재Fanout-WLP와TSV

기술의하이브리드로볼수있다. 하지만칩의크기가너무

얇게되면실리콘의결점밀도가증가하여고성능칩의성능


그림 3. 반도체 노드기술에 따른 디바이스의 열방출, 파워, 그리고 드레

인 전류. (ITRS 2007 로드맵)

그림 5. 3차원 적층 어셈블리 & 패키징

그림 4. 3차원 적층과 냉각채널 형성 개략도

그림 6. 최종 패키징 후 냉각파이프를 연결한 시편 사진

Current Drain(A)

Si DieSi

TSEV

TSFV

FluidicChannelFluidic&Elec.VO

Si Die2

Si Die2

Pressure200g,

Heat 235℃

Si Die1 Si Die1

Si Substrate

Si Substrate

FluidicSealant(Underfill)

Cu wire

80 70 65 57 50 45 40 36 32 28 25 22 20 18 16 14Technology(nm)

ThermofluidicHeat Sink

200

195

190

185

180

175

170

165

160

152

164

172

198

198

198

198

220

220

220

248

248

283

283

283

283

Power(W)

Suppry Voltage(V)

1.2

1.1

1.0

0.9

0.8

0.7

0.6

088


을떨어뜨린다는문제점이제시되고있다. 이논문에서와같

이칩을정밀하게위치시킬수있고신뢰성만확보할수있

으면이와같은 3차원적층기술로다양한응용분야를찾을

수있을것이다.

그림 7. 15마이크로두께의칩을임베딩방법을통해패턴을형성하고(a),3차원으로적층한구조도(b)

그림 10. 각 솔더 종류에 따른 계면반응 SEM 사진들

그림 11. 각 솔더 종류에 따른 Cu-Sn, Ni-Cu-Sn 금속간화합물(IMC)의 두께 변화

그림 8. Cu pillar와 구리전도선의 연결 모습. FIB사진

그림 9. 최종적으로 준비된 5mm×5mm 2개의 칩으로 구성된30um두께의 임베디드 디바이스

Ultra Thin Chip Embeddingand interconnection

(a)SAC305

(b)SAC387

(c)SACC

(d)SACS

(e)SCN

(a)

(b)2-layer stack

Cu6Sn5IMC

Ni-Cu-SnIMC

IMC Thicnkness

SAC305 SAC387 SACC SACA SCN

5

4

3

2

1

0

089

A Comprehensive Parallel Study on the Board Level

Reliability of SAC, SACX and SCN Solders

중국의 경우 자체적인 독특한 RoHS(Restriction of

Hazard Substances) 규격을지향하고있어이에대한관찰

이필요하다. 이 논문은 Sn 3.0%, Ag 0.5%, Cu(SAC305),

Sn 3.8%, Ag 0.7%, Cu(SAC387), Sn 3.0%, Ag 0.6%, Cu

0.01%, Ce(SACC), Sn 2.5%, Ag 0.8%, Cu 0.5%, Sb

(SACS), Sn 0.7%, Cu 0.05%, Ni(SCN)의다양한솔더재료

를사용하여QFN과BGA 패키지에서보드상태의접속신뢰

성을 연구한 논문이다. 다양한 신뢰성 실험 테스트,

accelerated thermal cycling, package shear/pull,

bending and drop tests 등을실시하였고5개솔더의특성

을비교하였다.

a) QFN, PBGA 패키지모두에서온도사이클신뢰성실

험결과, SCN 솔더가SAC 솔더와유사한온도사이클특성

을가지고있으며, SACC 솔더가SAC 솔더보다상대적으로

낮은특성을보였다.

b) package shear/pull 테스트에서는 SCN 솔더가 SAC

계솔더들보다낮은특성을보였는데이는그림 11에서와같

이 두꺼운 금속간 화합물에 기인한다. SAC305, SAC387,

SACS 그리고SACC는유사한특성을보였다.

c) 4포인트벤딩테스트에서는 SCN 솔더가 SAC계솔더

들 보다 월등히 좋은 특성을 보였다. SAC305와 SACS가

SAC387와SACC보다좋은특성을보였다.

d) 낙하테스트에서는SACS가다른SAC 솔더들보다좋

은특성을보였다. SACC 솔더가SAC계솔더중가장낮은

특성을나타냈고, 4포인트벤딩테스트에서와같이SCN 솔

더가SAC계솔더들보다월등히좋은특성을보였다.


그림 12. 솔더접속 신뢰성 Weibull 도표 (QFN, temperature cycle) 그림 13. 솔더접속 신뢰성 Weibull 도표 (PBGA, temperature cycle)

그림 15. 솔더접속 신뢰성 Weibull 도표 (QFN, drop impact test)그림 14. 솔더접속 신뢰성 Weibull 도표 (QFN, drop impact test)

Weibull Weibull

SAC305

W2RRX-SRM MED

F=34/S=0

SAC305

W2RRX-SRM MEDF=13/S=3

SAC387

W2RRX-SRM MED

F=34/S=0

SAC387

W2RRX-SRM MED

F=6/S=2

SACC

W2RRX-SRM MED

F=14/S=2

SACS

W2RRX-SRM MED

F=13/S=3

SCN

W2RRX-SRM MED

F=14/S=2

SACC

W2RRX-SRM MED

F=34/S=0

SACS

W2RRX-SRM MED

F=34/S=0

SCN

W2RRX-SRM MED

F=34/S=0

99.00

90.00

50.00

10.00

5.00

1.00

99.00

90.00

50.00

10.00

5.00

1.00

99.00

90.00

50.00

10.00

5.00

1.00

99.00

90.00

50.00

10.00

5.00

1.00

100.00 1000.00 10000.0

Cycle to Failure

100.00 1000.00 10000.0

Drops to Failure

100.00 1000.00 10000.0

Drops to Failure

100.00 1000.00 10000.0

Cycle

Cumulative % Failure




Weibull

SAC387

W2RRX-SRM MEDF=8/S=0SACC


SACS


SCN


SAC305


Weibull

SAC387


SACC

W2RRX-SRM MEDF=8/S=0SACS


SCN


SAC305


090


결론적으로SCN솔더가 SAC계솔더에비해낙하충격이

나벤딩테스트와같은휴대용제품에서요구하는기계적신

뢰성특성에더적합하다고결론내릴수있다.

In-Line Wafer-Level Hermetic Packages for MEMS

Variable Capacitor

이논문은MEMS 가변커패시터를웨이퍼레벨공정을통

해형성하는과정과그패키징에관련된연구결과를보고하

였다. MEMS 가변커패시터는기존의벡터다이오드를대체

하여위상이동, 오실레이터그리고조율필터에사용될수

있다. 움푹한홀의크기는300×1100μm이고높이는8μm 이

다. BEOL 기본프로세스와CMOS 재료를사용하였다. 이를

그림 16. MEMS 소자에 적용된 박막 인캡슐레이션 공정 개략도그림 17. 이 논문에서 적용한 하이브리드 박막 인캡슐레이션 공정 개략도. 폴리머를 사용하여 실링과 수분보호막을 형성하였다.

그림 18. 하이브리드 박막의 단면 SEM사진. 폴리머 실링으로 홀을 충분히 막고 있다.

그림 19. 하이브리드 박막 인캡슐레이션을 사용한 MEMS 소자를 컨트롤러 IC위에 적층하여 와이어본딩으로 최종적인 패키징을 완성하였다.

SiN cap

Pad

MEMS

Insulator

1st sacrificial layer

(a)MEMS formation

(b)Sacrificial layer patterning

(c)SiO cap deposition and hole patterning

(d) Sacrificial layer remove by dry etching

(e)Sealing and pad hole opening

(a) (b)

2nd sacrificial layer

Pad 1st sacrificial layer

2nd sacrificial layer

SiO cap

Polymer thin film

Inorganic thin film

(a)MEMS formation

(b)Sacrificial layer patterning

(c)SiO cap deposition and hole patterning

(d)Sacrificial and pad hole opening

(d)Sacrificial and pad hole opening

(f)Moisture barrier cap deposition and pad hole opening

MEMS membrane

Insulator

SiO cap

091

통해서저가격으로그리고더욱작은크기로디바이스를형

성할수있다.

Flexible Opto-Electronic Circuit Board for In-Device

Interconnection

FOECB(Flexible Opto-Electronic Circuit Board)는 현

재의구리를이용한시그널전도를광전도를이용해새롭게

시도되고있는연구분야로기존의구리전도선이가지고있

는간섭과신호지체와같은문제들을해결할수있다는장점

이있다. 하지만3차원적인광연결을위해45도의미러를만

드는문제, 클래딩재료[5], 코어재료의선택, 패터닝의정밀

성, VCSEL(vertical cavity surface-emitting laser)의 정

렬 등의 문제가 연구과제이다. 이 연구를 통해 제작된

FOECB에서는 3.7dB의 광학 손실을 보였으며, 4채널

VCSEL, 4채널광다이오드와연결을통해채널당 10Gpbs

의신호속도를보여주었다.

Reliability of High I/0 Count Wafer Level Packages

각기 다른 웨이퍼 레벨 패키징 기술로 제작된 5.2mm×

5.2mm 크기, 144 I/O 그리고0.4mm 피치의패키지들의보

드상의접속신뢰성을연구한논문이다. 최근들어Cu post

를사용한웨이퍼레벨패키지들이많이생산되고있으며기

존의이중막구조의WLP와기계적신뢰성특성을비교분

석하였다. A1과 C1이가장유사한구조를가지고있으며오

직접속단이Cu post/기존의구조와다르다. 그림 24및 26

에서와같이모두A1이온도사이클그리고낙하충격테스

트 모두에서 뛰어난 특성을 보여주고 있다. 주기적인 벤딩

테스트에서는두경우큰차이가관찰되지않았다. 표 3에

나타난수정된WLP의특성관찰에서는특이점이관찰되지

않았다.


그림 20. FOECB의 구성도 그림 21. FOECB의 단면 구체도

그림 22. VSCEL을 FOECB 위에 구성한 특성 측정용 구성그림 23. 10Gbps에서의 2mm반경의 휨이 있을 경우의 아이다이어그램 (eye-diagram)

(a) Top view

(b) Cross sectional view(VCSEL/PD mounted)

Waveguide(optical)

Copper wining(dummy)

VCSEL/PD bonding pad

Polyimide

VCSEL FPC(Electrical)

Insulation layerPD Adhesive layer

45°mirror

45°mirror

FPC(Electrical)

Waveguide(Optical)

Copper wiring Insulation layer

Polyimide

Adhesive layer

Cladding

Core

45°

Cladding

12μm20μm

25μm

10μm

25μm

50μm

25μm

092


Electromigration Reliability and Morphologies of Cu

Pillar Flip-Chip Solder Joints

최근들어플립칩접속단의크기가작아지고, 또한전기

밀도가증가함에따라전자이동신뢰성에대한연구가많이

진행중이다. 2006년도ECTC에서인텔이프레스코CPU에

적용한양산패키지제품에대한발표에서Cu post의우수한

전자이동[6] 특성을보고하였다. ASE에서는Cu post 위에Ni

확산방지층을 형성하고 SAC솔더 그리고 보드 금속단에는

OSP를 형성하였다. 그림 29에서는 10kA/cm2(150C),

10kA/cm2(160C), 그리고15kA/cm2(125C), 각조건에따른

신뢰성을보여주고있는데, 같은전기밀도조건에서도온도

차이에의해매우큰신뢰성차이가있음을볼수있다.

음극단쪽에 (Cu,Ni)6Sn5나Cu6Sn5 금속간화합물사이

로 균열이 진전되고 있으며, 더욱이 ~52마이크론 두께의

Sn-Ag-Cu 솔더가~80% Cu-Ni-Sn / ~20% Sn-리치페

이즈로변화되는것이관찰되었다. 15kA/cm2 , 125C의가

혹한조건에서는 Cu post와기판패드사이의솔더가사라

지거나 부피가 크게 줄어드는 것이 관찰되었다. 또한 기공

(void)과Cu6Sn5 덴드라이트(dentrite)가관찰되었다.

A Study on the Rheological Characterization and Flow

Modeling of Molded Underfill Optimized Void

Elimination Design

몰드언더필(MUF)은 기존의언더필공정의단일공정이

아닌EMC 몰딩과플립칩언더필을동시에진행하는방법이

플립칩의생산성을증가시킬수있는방법으로많이연구되

Sample Number A1 A7 B1 C1 C6 D1

Vendor Numder Vendor Vendor Vendor Vendor Vendor Vendor

A A B C C D

Technology Cu post Cu post Double Double Double Double

Layer Layer Layer Layer

Die Thickness(μm) 250 250 300 300 300 300

Pad Size(μm) 200 200 225 200 125 200

Polymer Type Epoxy Epoxy P1 P1 P1 P2

Polymer Opening Large Large Midium Midium small Midium

Size

Polymer Thickness 10x 10x 2x/2x x/x x/x 0.5x/1.5x

(μm)

UBM Shape

Solder Ball Dia(μm) 250 250 250 250 250 250

Solder Ball Alloy SAC105 LF35 SAC105 SAC105 LF35 SAC105

표 2. 각 웨이퍼레벨 패키지의 주요 사양

Sample Number B2 B3 C2 C3 D2 D3

Vendor Numder Vendor Vendor Vendor Vendor Vendor Vendor

B B C C D D

Pad Size(μm) 125 125 125 125 120 120

Polymer Opening small small small small small small

Size

UBM Shape Circular Square Circular Square Circular Square

표 3. 패드사이즈, 비아 오프닝 사이즈 그리고 UBM 모양의 수정된웨이퍼 레벨 패키지 사양

그림 24. 온도 사이클 테스트에 따른 Weibull 신뢰성 도표

그림 25. 온도 사이클 테스트 후에 Cu post 시편 A1에서 주로 관찰된 파괴양상(a), 이중막을 가지는 C1에서 관찰된 파괴 양상(b)

Probability Plot for A1, A7, B1, C1, C6, D1Weibull

Complete Date - LSXY Estimates

VariableA1A7B1C1C6D1

200 300 400 500 600 700 800

Date

99

90

80

70

60

50

40

30

20

10

5

3

2

1

Percent

Table of StatisticsShape Scale Corr F C7.08371 595.250 0.976 19 08.75888 656.250 0.988 20 05.46776 425.655 0.989 21 06.27910 374.216 0.964 27 05.68300 460.474 0.925 24 05.85640 422.294 0.978 29 0

093

어 왔다. 하지만 여러 개의 다이가 동시에 존재하는

SiP(System-in-Package)와같은구조에서는고려해야할

변수들로 인해 쉽게 적용하기가 어렵다. 본 연구에서는

MUF에 대한 레올로지(rheology)와 큐어동력학

(curekinetic)을 고려하여 수리적인분석으로그거동을예

측했다. 또한이러한자료에바탕을둔 3D 몰드플로우&필

링시뮬레이션을실시하였고, 이러한결과를실제와비교분

석했다. 시뮬레이션을통해정확한기공이나불량이생길부

위를예측하고디자인(위치, 플립칩범프높이, 모양, 다이어

미터또는패드레이아웃) 등을디자인하여최선의MUF공

정을얻을수있다.

Laser Processing of 3D Structures for Embedded

and Integrated Components: An Application of

Flexible and Printable Nanomaterials in

Microelectronics

이논문은폴리머나노복합체와솔젤박막위에레이저를

이용한패터닝과어닐링공정에관해논하고있다. 특히, 기

판에서 임베디드 수동소자(레지스터, 인덕터, 커패시터)를

형성하기위해서는기존의폴리머재료가가지는재료특성의

한계가있으므로새로운나노복합체재료를통해기존의디

스크리트 패시브의 특성을 대체하려고 하고 있다. 330mm

×470mm, 또는 495mm×610mm 크기로구리, ITO 그리

고기판위에2~25um 두께의나노복합체박막을형성한후

355nm 파장의Nd:YAG 레이저를사용하여나노패터닝연

구를하였다. 이연구를통해레이저패터닝에적합한다양


그림 26. 낙하 충격 테스트에 따른 Weibull 신뢰성 도표

그림 28. Cu post 솔더 접속 SEM사진과 형성된 금속간 화합물 그림 29. 각 실험 조건에서 관찰된 전자이동 Weibull 신뢰성 도표

그림 27. 주기적인 벤딩 테스트에 따른 Weibull 신뢰성 도표

WeibullComplete Date - LSXY Estimates

Cyclic Bend Test ResultsWeibull

Complete Date - LSXY EstimatesVariable

A1

B1

C1

D1

C6

A7

Variable

A1

B1

C1

D1

C6

A7

10 100 1000

Number of Drops

100 1000 10000

Number of Drops

1.0E+02

99.9999

99.99

95

80

50

20

5

2

1

1.0E+02

99.9999

99.99

95

80

50

20

5

2

1

Percent Table of Statistics

Shape Scale Corr F C3.53658 366.123 0.986 24 02.67187 459.712 0.976 24 04.38738 505.308 0.976 24 01.21196 162.925 0.934 24 01.43203 356.522 0.983 24 02.23075 624.237 0.926 24 0

Table of StatisticsShape Scale Corr F C5.80368 16541.7 0.927 13 04.96288 21660.8 0.967 10 03.29318 18959.7 0.972 13 01.31380 11448.7 0.972 12 03.96354 16882.9 0.979 13 05.08208 27884.1 0.971 13 0

Unrellability

99

90

50

10

5

11000 10000

Time(h)

15kA/㎠at 125℃

10kA/㎠at 160℃

10kA/㎠at 150℃

094


한나노복합체재료들이조사되었고, 특히다양한다층구조

를이용하여 3차원커패시터를형성하기도하였다. 이는하

이엔드 제품에서 요구하는 특성을 만족시킬 수 있다. 이와

같이 레이저 머시닝 기법은 미세한 기판 패턴을 형성하고,

정밀한가공이가능하므로임베딩기판기술에서유용하게

사용될수있을것으로생각된다. 특히고유전율재료를사용

하여가공의전자동화가가능하므로생산성면에서도유리

할 것으로 생각된다. 단지 레이저 공정은 버닝 공정이므로

파티클이나오염물질그리고표면의거칠기등이가장많이

관찰되어해결해야할문제점으로생각된다.

Through Silicon Vias Technology for CMOS Image

Sensors Packaging

현재 TSV를 실제 양산하고 있는 분야는 CIS(Camema

Image Sensor) 분야가전부이다. Stmicron-Leti, 오키/도

시바-Zy cube 등이서로공동개발하여양산에성공하였다.

CIS를이용하게되면크기를현저히감소시킬수있어휴대

용제품의두께를작게할수있다. CIS에서 TSV를형성하

기위해서는비아에칭, 비아메탈과웨이퍼뒷면메탈패터

그림 30. 전기바이어스에 따른 각 테스트 조건에서의 솔더 미세조직변화 SEM 사진들

그림 33. 2가지 다른 상황에서의 실제 보이드 형성과 계산을 통해 예측한 결과 비교

그림 34. 보이드 프리 몰디드 언더필 결과(a), 보이드가 형성된 SEM단면도(b)

그림 31. 플립칩 MCM 패키지의 구조

그림 32. 계산을 통한 curing결과와 실제 실험결과의 비교 도포

10kA/㎠ at 150℃ for 4849 h

10kA/㎠ at 160℃ for 2361 h

15kA/㎠ at 125℃ for 2454 h

(a) Top-left pin gate caseExperimental SAT Photo

(b) Bottom-right pin gate caseExperimental SAT Photo

Predicted Void trapping

Predicted Void trapping

0.27㎜ 0.06㎜

9.4㎜0.1㎜

0.11㎜

(a) (b)

1

0.8

0.6

0.4

0.2

0370 390 410 430 450 470 490

Temperature(K)

Experimental DSC

Numerical fitting

10℃/min

20℃/min

degree of cure

40℃/min

095

닝(Vias metallization and backside metal rerouting), 패

시베이션그리고UBM(under bump metallurgy) 형성으로

나뉠수있다(그림 38). 이와같은비아라스트공정에서는

비아를형성한후기존의금속패드뒷면으로어떻게연결할

것인가가가장큰문제점이다. CIS에서와같이IO가크지않

을경우는이러한문제들이3차원스프레이코팅과같은방

법으로해결될수있기때문에양산에가장먼저접근한디

바이스로 생각된다. 또한 구멍이 웨이퍼 상에 있기 때문에

감광드라이필름을이용하여(그림 40) 구리도금과함께금

속 신호선으로 TSV를 형성한 후에 제작하였다. 또한 그림

41에서와같이유리와 CIS 웨이퍼를폴리머를사용하여붙

였을때, 그리고웨이퍼 Thininig 후에웨이퍼의휨정도가

전체공정에많은영향을미치게되므로새로운재료, 접합


그림 35. 프린팅이 가능한 다양한 나노재료를 사용하여 준비된 시편들(A)-(B) 스크린 프린팅(152mm×305mm), (C) 대면적 스크린 프린팅,(D) 스크린 프린팅된 저항, (E) 스크린 프린팅된 zinc oxide 나노복합체 재료, (F)-(H) 잉크젯 프린트 (잉크젯 프린트), (I)-(K) 플렉시블 압전 나노복합체 (I) 플렉시블 나노복합체 (M)-(O) ITO 기판위의 나노마이크로 복합체 저항, (P) 플렉시블 플라스틱 위에 형성된 회로 기판

그림 36. 실리콘 위 레이저 써멀 그리고 열적 어닐링된 필름위에 형성된 3차원 패턴

그림 37. 전도성 재료 위에 레이저로 가공한 시편의 표면 SEM 사진

그림 38. TSV 공정 순서도

그림 39. 볼 장착 공정 후 최종 CIS의 모습

096


공정그리고접합특성등모든면에서고려해야한다.

High Aspect Ratio TSV Copper Filling with Different

Seed Layers

TSV 비아직경이감소하게되면, 시드레이어[7]를증착했

을때비아바닥까지균일한금속막이형성하기어렵다. 따

라서구리도금을마친후에바닥부분에도금이이루어지지

않는경우가관찰되는데특히20마이크론이하직경의경우

이러한문제점들이가장크게대두된다. 이와같이시드레

이어의균일한증착이기공이없는구리도금에매우중요한

영향을 미치게 된다. 이러한 문제를 극복하기 위해 기존의

Cu나 TiW 스퍼터링(또는 PVD, 물리적 증착)이 아닌

FEOL(Fronet-end-of-line, 전공정라인)에서 사용되는

W(tungsten)을 CVD(화학적증착)를통해증착하고자하였

다. W는균일한증착특성이나깊은비아에도증착이가능

하지만두께가아주얇고구리도금을바로입히기가어려워

이논문에서는W-CVD, 그리고TiW-PVD 2가지방법을모

두사용하여매우효과적인구리도금특성을얻었고이를이

용하여 TSV를 완성하였다. 그림 45에서 보는 바와 같이

5um 크기의직경에서도A/R(aspect ratio, 종횡비)을12 이

상얻을수있다. CVD의경우W와Cu의경우에는그림45

에서와같이큰차이가발견되지않았다.

A Silicon Interposer BGA Package with Cu-Filled

TSV and Multi-Layer Cu-Plating Interconnect

이논문은실리콘기판에TSV를적용하여플립칩패키지

를제작함으로써신뢰성과전기적특성을평가한논문이다.

TSV를이용한또다른분야로패시브캐리어또는서브스트

레이트분야가있는데, 이는현재의반도체기판기술이미세

패턴에있어그제작가격이높고또양품률이매우낮기때

그림 40. 드라이필름을 이용한 10um 금속선 패터닝

그림 42. 5um직경의 TSV(W CVD+TiW 스퍼터링) 그림 43. 12um직경의 TSV(W CVD+TiW 스퍼터링)

그림 41. 웨이퍼 본딩과 thinning 후의 웨이퍼 휨 정도

Wafer bow after bonding & thinning

Fieche(?)

Bow After glue bonding

Bow After thinning300

250

200

150

100

50

0W12 W19 W20 W21 W22 W23 W24 W25

Stack

097

문에반도체공정을이용해서이와같은문제점들을해결하

기위한노력들이계속되어왔다. 이논문에서는특히기계

적신뢰성특성평가를실시하였는데 500cycles of in-situ

T/C test (N=30)/ 500hours of in-situ THB (N=22)/

500hours of HTS test (N=35) 의 3가지평가를하였으며,

신뢰성에는문제가없는것으로확인되었다. 이러한실리콘

TSV 기판기술을이용하는응용분야로 (1) 가볍고소형화를

요구하는휴대용품분야 (2) 작고고성능의복수칩SIP 패키

징분야 (3) 열적, 전기적특히전체접속단자의길이의최소

화를요구하는고성능반도체패키징이있다.

그림 48에 전 공정도를 도표로 나타냈다. 전체적으로는

TSV로 실리콘기판을제작하는공정을제외하고는전체적

으로 플립칩 패키징 공정과 유사하다. 하지만 기판 대신에

실리콘웨이퍼를사용함으로인해공정상고려해야할부분

들이추가된다. 특히TSV실리콘기판이얇을경우에는더욱

큰문제가될수있다. 그림 49에는실리콘기판을사용했을

경우전체접속단자의길이의차이를기존의패키지와비교

해서보여주고있다. 2가지의신호단을예로해서비교했을

때각각 29~36% 길이의감소가있었다. 또한 LCR 변수의

경우도와이어본딩의경우보다쉽게예측할수있고또매우

정확하게얻어낼수있다. 따라서RF 응용이나고속을요구

하는분야에서는매우유용한기술이될수있다. WLP 공정

을 사용하여 두꺼운 Cu-RDL을 형성할 수 있고, 반도체

BEOL에서는얻을수없는 1.0~1E-4micro-ohm/μm의저

항을얻을수있어클록분배라인, 파워와그라운드라인,

RF 신호선라인등에사용될수있다. 실리콘칩의디자인에

사용되는디자인툴을TSV실리콘기판에도바로사용할수

있으므로전체디자인이손쉽게이루어질수있는장점도갖


그림 44. 20um직경의 TSV(W CVD+TiW 스퍼터링)

그림 46. 실리콘 기판을 이용한 플립칩 패키징 구조의 개략도 그림 47. TSV 실리콘기판과마이크로범프를이용한패키지의광학단면사진

그림 45. 각 시드 레이어에 대한 비아 직경과 깊이의 함수도

0 10 20 30 40Via Diameter[㎛]

Outer Ball

Si Interposer

(1)Cu-filledTSV

(2)Multi-layerCu-RDL

(3)Micro-bump interconnect

Memory / Application Chip

(FC mounted)

Micro-bumps

(40~50㎛ pitch)t=200

~300㎛

Si substrate

Fine pitch

Multi-Layer

Cu-RDL

insulation

layer(T-SiO2)

Cu-filled TSV

(~60㎛?)SnAg BGA

Outer BallSMT applicable Ball

pitch(e.g. 800㎛)

Under-fill Resin

Sputt TIWCu

CVD Cu

CVD W

CVD W+Sputt TIWCu

100

80

60

40

20

0

Filling Depth[㎛]

098


는다. 열적인 면에서도 148W/(m·K)인 실리콘과

0.38W/(m·K)인기판의열전도도차이만으로도높은열방

출특성을TSV 실리콘기판에서기대할수있다.

Novel Wafer-Level CSP for Stacked MEMS/IC Dies

with Hermetic Sealing

최근들어MEMS 패키징에서컨트롤러IC를함께패키징

하여 전체 모듈의 크기를 작게 하려는 노력이 많이 있었고

이분야도 TSV을 이용할수있는새로운분야로고려되고

있다. 이논문은이러한방향과는달리기존의와이어본딩,

그리고몰딩을이용하고WLP 공정을덧붙여서 3차원적층

의밀폐 MEMS 패키징을완성하였다. 와이어 본딩과몰딩

모두재료나공정면에서안정적이다. 또한WLP 공정도이

미 산업계에서 널리 쓰이는 기술인데 이 둘을 잘 조화롭게

적용하여새로운3차원접속기술로개발하였다. 신뢰성에서

도기존의공정을사용하였기에큰문제가없을것으로보이

며 제품 가격 면에서나 공정 면에서도 양산에 많이 근접한

새로운기술로사료된다.

학회총평

올해로58회를맞이한본학회는반도체및마이크로시스

템 패키징에 관한 세계적으로 가장 권위 있는 학회로 논문

채택이매우까다로운학회로알려져있다. 점심만찬때개

그림 48. TSV 공정 및 패키징 공정도

그림 50. 와이어 본딩을 이용한 MEMS 패키징의 개략도

그림 51. 패키지 공정도 - 와이어 본딩, 몰딩 그리고 WLP 공정

그림 49. 접속단 방법에 따른 전체 신호선의 길이 차이

Memory/Application Chip

Wafer Process(FEOL/BEOL)

Wafer sort

UBM/Bump formation

Wafer Thinning(Back side grinding)

Dicing

SiIP

Si Waf.

Wafer Thinning(Back side grinding)

BGA balls Loop-shaped wires

CVD moisture barrier Thin-film cap and MEMS movable parts

MEMS Die

MEMS Wafer with Polymer-Sealed Thin-Film Cap

IC Stacking on MEMS

Wire Bonding

Moisture Barrier Deposition

Epoxy Encapsulation

Thinning and Exposing Wires

UBM Layer Patterning

Solder Resist, BGA Balls, and Dicing

Via etching

Insulation

Metal Filling

Multi-layer wiring

UBM/Bump formation

Chip mount on wafer

Outer ball formation

Dicing

Cu Plating

Final Test

Wiring Length[㎛]

15

10

5

0

-71%

Al

-64%

Cu

Al

Cu

Print Board

Bonding Wire

SilP

Ref. SilP PKG. Ref. SilP PKG.G6 Outer Ball G7

099

최위원회에서발표한자료에따르면논문채택률이 55% 이

하로매년더욱많은양의논문이제출되지만전체발표논

문의수가고정되어있어채택되는정도가점점더어려워지

고있다. 또한논문발표배정시간을25분으로하고세션간

휴식시간을45분정도로충분히두어서많은논의와교류가

연구자들사이에있도록배려하고있다. 이 학회가다른학

회와가장다른점은학회장에서세션의진행을돕는진행요

원들이임시고용직이아니라학회를준비하는운영위원회

멤버들로이루어져, 직접그들이발로뛰면서돕고또학회

발표에도참석하는모습을보여주었다는것이다. 16개의전

문개발코스에약 300명의연구원들과공학도들이참석하

였으며, 72개의업체가테크니컬코너전시회에참석하였다.

또한 ECTC 패널토론에서는 TSV 패키징기술의앞으로의

발전과 반도체 산업에 끼칠 영향에 대한 논의가 있었으며,

ECTC 정식세션에서는반도체에서새로운제품개발에필요

한새로운아이디어, 혁신기술그리고시장상황분석에대

한발표가있었다. 현재세계적인반도체및TSV 3D 웨이퍼

스태킹, 3D 인터커넥트, 임베디드 SiP, Cu/low-k 패키징

등의패키징관련기술의현황과새로운기술이많이소개되

었으며, 세계적인기업들과각국의연구소및유수의대학들

이다수참여하여새로운응용과기술이어떻게새로운반도

체패키징과소자에적용되는지실용적인면과학문적인면

에서모두충실한접근이이루어졌다. 매년발표논문의연

구성과가높을정도로크게좋아지고있는데, 단순히하나

에머무르지않고, 체계적으로전산모사, 공정개발, 시편제

작, 그리고측정과신뢰성을모두포함하는총체적인연구들

이 계속해서 진행 중이

며, 이를통해양산의적

합성도 보여주는 연구들

이눈에띄었다. 이번참

석 인원도 1000여명 정

도로 성황을 이루었다.

TSV, 3D, 웨이퍼 레벨

임베디드테크놀로지, 웨

이퍼 투 웨이퍼본딩, 저

온 웨이퍼 본딩/접속본딩, MEMS 등의 패키징 관련기술의

현황과새로운기술등이소개되었으며, 특히세계적인많은

기업연구소들이대다수참여하는학회의성격상새로운기

술이어떻게새로운반도체패키징과소자에적용되는가에

대한접근이많았다. 기존패키징이가진개념적범위가점

차광범위해지면서, 팹 기술과새로운재료의이용등다양

한접근방법으로기존의패키징기술과새로운기술의혼합

이일어나고있으며, 특히웨이퍼레벨집적을통한경박단

소화와다양한기능의칩을일체화하려는노력이많이보였

다. 하지만많은참석자의논문과관심이새로운기술의소

개와앞으로다가올미세피치와소형화에초점이맞춰졌고,

TSV SiP 기술과 3차원패키지제조에몰렸다. 새로운공정

기술이나 접속기술, 그리고 3차원 패키징 논문이 발표되는

학회장에는매우많은사람들이참석하여경청했고, 많은질

문들과각기술간비교에대한논의가있었다.

나라별로는미국의IBM, 인텔, AMD 등과일본의도시바,

샤프, 히타치등이많은논문수와함께수준높은연구결과

들을 발표하였고, 스웨덴의 IMEC, 독일의 IZM

Fraunhaufer, 대만의 ITRI, 홍콩의AIST와미국의죠지아

테크가매우활발한연구활동을보였다. 대한민국연구원들

도30여명이넘게참석하여논문을발표하였는데, 국내연구

자건국외에서연구하건많은교류를통해한국인들의네트

워크를잘개발하고관리하는것이필요할것으로생각한다.

특히 패키징 분야는 Amkor나 지금은 STATS-Chippac에

합병된Chippac 등과같은세계적인패키징하우스들이모두

대한민국기업이었고, 지금은모두국제적기업이되었다.


그림 52. 몰딩 후 골드와이어를 노출시킨광학사진

그림 53. 그림 52 이후 RDL을 형성하고 솔더 볼을 완성시킨 패키지의 광학사진

100


그림 54~56에서와 같

이 현재 세계적인 반도체

소자와패키지/어셈블리관

련시장은아시아에집중되

어 있다. 한국도 전세계적

으로 반도체 장비와 재료

시장에서 12~16% 이상을

차지하고있고전체아시아

에서 재료시장의 경우 팹

관련 70%(2007년), 패키징

관련 91%(2007년)를 차지

하고 있다. 또한 장비시장

의 경우도 아시아가 약

70%(2007년도)를 차지하

고있다. 이와같이아시아

의반도체시장에서의역할

이매우중요시되고있으며

그영향력도매우크다. 특

히대만의경우우리나라보

다모든면에서더큰시장

을 가지고 있으며 매우 급

성장하고 있는 상황이다.

파운드리 시장에서도 1~2

등모두대만회사이고SAT

시장에서도1등과3등이모

두 대만회사인 상황이 그

사실을말해주고있다.

현재 파운드리와 SAT는

긴밀한 전략적 협력체제로

공동 제품 개발을 하고 있

는상황이다. 점점더반도

체 패키징 기술과 팹 기술

이 서로 연계하여 새로운

기술을개발하고새로운제

그림 54. 반도체 팹 공정에서 사용되는 재료시장 분포도

그림 56. 반도체 장비시장 분포도

그림 55. 반도체 조립 및 패키징 공정에서 사용되는 재료시장 분포도

Region 2007E 2008F % $B $B Change

China 1.29 1.62 26%

Europe 2.99 3.16 6%

Japen 6.20 6.70 8%

Korea 4.17 4.58 10%

North America 4.90 5.20 6%

Taiwan 4.22 4.47 6%

Southeast Asia 1.71 1.95 14%

Total Regions 25.48 27.68 9%

Rest of World9%

Europe9%

Rest of World7%

Europe7%

Japen22%

NorthAmerica15%

Korea17%

Taiwan25%

China 7%

Japen23%

NorthAmerica15%

Korea 17%

Taiwan18%

China 6%

2007 Billings=US$42.7B2006 Billings=US$40.5B

Region 2007E 2008F % $B $B Change

China 1.98 2.39 21%

Europe 0.64 0.67 5%

Japen 3.11 3.25 5%

Korea 1.97 2.07 5%

North America 0.58 0.60 3%

Taiwan 3.64 4.03 11%

Southeast Asia 5.00 5.43 9%

Total Regions 16.92 18.44 9%

Taiwan17%

SoutheastAsia 7%

China6%

Europe11%

North America19%

Korea16%

Taiwan22%

China12%

Europe4%

Japen18%

Korea12%

Americas3%

Southeast Asia29%

2007=$25.48 Billion

2007=$16.9 BillionTotals may not add due to rounding

Totals may not add due to rounding

Japen24%

101

품으로경쟁을하고있는상황인것으로해석할수있겠다.

패키징엔지니어들도팹기술에관해더많이배우고, 새로운

재료에대한연구와응용, 이를통한새로운패키징기술개

발에노력해야해야할때라고생각한다.


◈각주

1. TSV(through silicon via) : 실리콘을 DRIE나 레이저를 통해 관통시킨

후금속이나전도성물질로수직접속단을형성하는방법. 웨이퍼나다이상

태에서삼차원적층을형성할수있어소자의집적도한계를넘어설수있

는차세대기술로평가되고있다.

2. POP(package-on-package) : 3차원적층을위해BGA형태의패키지

위에BGA형태의다른패키지를적층하여집적도를높이는패키징기술

3. PIP(package-in-package) : 3차원 패키징 기술로 패키지 안에 이미

완성된패키징을삽입하여전체패키징을완성하는기술

4. RDL(redistribution layer 또는 rerouting layer) : 웨이퍼 상의 본딩 패

드로 부터 새로운 전도배선을 연결하는 방법으로 금속선과 유전체막을 사

용하여단층또는복층으로전기배선을형성하는방법

5. Cladding : 광섬유 또는 광도파는 크게 코어라고 부르는 중앙의 물질,

이를에워싸고있는클래딩으로구성된다. 코어는광파를전달하고, 클래딩

은광파를코어내로유지시키며코어에강도를제공한다. 굴절률의차이로

인해코어/클래드경계면에서전반사를일으키어광전파가일어난다.

6. Electromigration : 솔더접합부의전자이동현상은전자기기가작동중

일 때 발생하는 열과 전류 밀도에 의해서 솔더 접합부의 원자들의 이동에

의해서발생하는현상이다. 흔히, 솔더접합부의전자이동은플립칩과같이

솔더 접합부가 극미세피화 되어, 솔더 접합부의 전류밀도가 증가하여

104A/cm2 이상일 때 심각하게발생하는것으로보고되고있다. 사용되는

솔더의 융점이 낮고, 상대적으로 열악한 열방출 시스템, 간단한 솔더/패드

의증착구성으로인하여전자이동에더욱민감할수있다.

7. Seed layer : 전해 도금을 진행하기위해 필요한 전도성막. 보통 Ti/Cu

또는 Ti/Au와 같이접착성을증가시키는막과도금이자랄수있는막, 복

층으로사용된다.

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