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DS92LV1212A

DS92LV1212A 16-40 MHz 10-Bit Bus LVDS Random Lock Deserializer with

Embedded Clock Recovery

Literature Number: JAJS714

2000年 11月

1© National Semiconductor Corporation DS101387-05-JP

DS

92LV

1212A 16-40M

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ビット

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DSランダム・ロック・デシリアライザ

(埋め込みクロック・リカバリ

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DS92LV1212A16-40MHz 10ビットBus LVDSランダム・ロック・デシリアライザ(埋め込みクロック・リカバリ )

TRI-STATER®はナショナルセミコンダクター社の登録商標です。

概要

DS92LV1212AはDS92LV1212の上位デバイスです。DS92LV1212A

は、DS92LV1212 のすべての機能に加えて、DS92LV1021 バスLVDS シリアライザと組み合わせて使用するように設計されています。DS92LV1212Aは、送られてきた Bus LVDSシリアル・データ列を、10 ビットのパラレル・データとクロックに分離します。シリアル伝送によりケーブル線数やプリント基板の布線数、およびコネクタ・サイズを抑えられるので、プリント基板の実装が容易になりコストも節減できます。入力にはクロック情報とデータの全ビットの情報がシリアルになって含まれているので、クロックとデータ間のスキューの問題が生じません。また、使用していないときに消費電力を低減できるパワーダウン・ピンを備えています。デシリアライザは、同期パターンに対して規定のロック時間内にロックを確立しますが、あわせて SYNCパターンのないデータ列に対するロックも可能です。

特長■ SYNCパターン・ランダム・ロックのないクロック・リカバリ■ データ転送サイクルごとのビット推移を保証■ チップセット(Tx＋Rx)消費電力＜ 300mW (typ)(40MHz時 )

■ チャネル間スキューが生じない単一の差動出力ペア■ シリアル Bus LVDSの帯域幅 400Mbps (40MHzクロック時 )

■ 1バイトのデータに 2ビットの任意の制御ビットを付加できる10ビット・パラレル・インタフェースすなわちUTOPIA Iインタフェース

■ 同期確立モードとPLLのロック状態信号■ プリント基板の設計を容易にするデータの流れに沿ったピン配置

■ 電源オフ時ハイ・インピーダンスとなるレシーバ入力■ クロック信号の立ち上がり/立ち下がりの選択が可能■ DS92LV1210とピン互換■ 小型 28ピンSSOPパッケージ (MSA28)

ブロック図

ご注意：この日本語データシートは参考資料として提供しており、内容　　　　が最新でない場合があります。製品のご検討およびご採用に際　　　　しては、必ず最新の英文データシートをご確認ください。

2www.national.com/JPN/

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アプリケーション

機能説明DS92LV1212Aは、10ビットのデシリアライザ用チップで、クロック周波数が 16MHzから 40MHzまでの重負荷の差動バックプレーンでのデータ受信用に設計されています。また、シールド無しのツイスト・ペア線 (UTP)での受信にも使用できます。

チップには、初期化 ( 同期確立 )、データ転送、同期再確立の3 つのアクティブ状態と、パワーダウンと TRI-STATE® の 2 つのパッシブ状態があります。

次のセクションでそれぞれの動作状態について説明します。

初期化データ転送の前に、デシリアライザは初期化が必要です。デシリアライザは、PWRDNピンを LOWにした状態で電源を投入しなければなりません。その後 VCCが安定したあとで、PWRDNピンを HIGHにします。これにより、デシリアライザは入力データ列に対するロックの準備が整います。

ステップ 1:デシリアライザ・チップにVCCが供給されると、チップに内蔵された電源オン制御回路によって各出力は TRI-STATEとなり、内部回路はディスエーブルにされます。VCC の電圧値がVCCOK (2.5V)に達すると、PLLは入力データまたは同期パターンに対してロックできる状態となります。ローカル・クロックは、REFCLKピンに与えられます。

デシリアライザの LOCK出力は、PLLが入力データまたは SYNC

パターン入力にロックしている間 HIGHに保たれます。

ステップ 2:初期化の終了段階では、デシリアライザの PLLをシリアライザと同期させる必要があります。デシリアライザは非反復のデータ・パターンにもロックしますが、デシリアライザに対して SYNC

パターンを送信すれば、シリアライザに対して規定された時間内にロックさせることが可能です。Figure 7を参照してください。

SYNC1と SYNC2ピンはユーザ・アプリケーション回路で制御します。1つの推奨方法は LOCK 信号を直接帰還することです。どのような状況下でも、両 SYNC入力が LOWに戻るとシリアライザは SYNCパターンの送出を停止します。

デシリアライザは、Bus LVDS 入力のエッジ変化を検出したとき、シリアル・データ列に埋め込まれたクロック情報を用いてロックを試みます。Bus LVDSクロックにロックすると、デシリアライザの LOCK

出力が LOWになります。LOCKが LOWになると、デシリアライザのパラレル・データ出力には Bus LVDSからの入力データが出力されます。

データ転送初期化が完了するとシリアライザはDIN0～DIN9の入力の受け付けが可能になります。シリアライザは TCLKで入力データをラッチします。シリアライザが入力データをストローブするクロック・エッジは TCLK_R/Fピンで選択します。TCLK_R/FをHIGHにすると立ち上がりエッジでデータがラッチされ、LOWにすると立ち下りエッジでラッチされます。どちらかの SYNC入力が 5×TCLKサイクルHIGHになると、DIN0～DIN9のデータはクロック・エッジによらず無視されます。

使用するクロック・エッジが選択されると、開始ビットと終了ビットが内部で追加され、データ・ビットがレジスタに組み立てられます。開始ビットは常に HIGHで、終了ビットは常に LOWです。開始ビットと終了ビットはシリアル・ストリームの埋め込みクロックになります。

シリアル化されたデータ 10ビットとクロック・ビットの合計 12ビットは、TCLK 周波数の 12 倍の周波数で受信されます。例えば、TCLKが40MHzならば、シリアル転送レートは40×12＝480Mbps

となります。ただし、入力データは 10ビットですので、データ・ペイロードの転送レートは TCLK の周波数の 10 倍です。例えば、TCLK が 40MHzならば、ペイロードの転送レートは 40× 10＝400Mbps となります。TCLK はデータ・ソースから供給され、16MHzから40MHzの範囲でなければなりません。

デシリアライザの LOCK ピンは、シリアライザと同期している間LOWにドライブされます。デシリアライザは埋め込みクロック情報によりシリアライザに対してロックをかけ、埋め込みクロック情報をシリアル転送データの取り込みに使用します。ROUT0～ROUT9

データ出力は、LOCKが LOWのときのみ有効でHIGHのときは無効です。

ROUT0～ROUT9ピンは、RCLKを基準クロックとして動作します。RCLKの極性はRCLK_R/F入力で切り替えられます。Figure 5を参照してください。

ROUT0～ ROUT9、LOCK、RCLK 出力は、40MHzで少なくとも3つの CMOSゲートを駆動できるドライブ能力を持っています(15pF負荷 )。

3 www.national.com/JPN/

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同期再確立デシリアライザの PLLが埋め込みクロック・エッジに対してロックを確立すると、デシリアライザは LOCK信号をLOWにアサートします。デシリアライザのロックが失われると、LOCK 出力は HIGH

となり、RCLKを含む出力は TRI-STATEになります。

LOCK 端子をモニタすればユーザ・システムは同期の喪失を認識できます。同期喪失が検出されたなら、同期を再確立させるため、システムはシリアライザの SYNC1または SYNC2端子にパルスを与えます。同期の再確立には複数の方法があります。LOCK 信号をシリアライザの SYNC1または SYNC2に帰還する方法が 1つの推奨例です。シリアライザに SYNCピンを 2つ設けているのは、マルチ・ドロップ・アプリケーションにおける複数端からの制御を想定しているためです。規定時間内にロックの確立が重要であれば、SYNC パターンの送信によって同期再確立を行うことが適切です。ただし、次の項で述べるように、デシリアライザはランダム・データに対してもロック可能です。

ランダム・ロックによる初期化および同期再確立「初期化」および「同期再確立」の項で説明している内容は、シリアライザとデシリアライザのロックを確立する最も高速な方法についてです。さらに DS92LV1212Aは、シリアライザからの特別な SYNCパターンを要求しないで、データ列に対するロックを実現します。この機能を使用すると、DS92LV1212Aを「開ループ」アプリケーションとして動作できます。動作中のバックプレーンに対してデシリアライザを活線挿入できるのも同様に重要です。開ループあるいは活線挿入に適用した場合、データ・ストリームは基本的にランダムであると仮定できます。したがって、データ・ストリームの特性によりロック時間は一定ではなく、正確なロック時間を予測できません。「ランダム」なロック時間を決める主因は、デシリアライザがパワーアップされた時点での入力データと REFCLK

の初期位相関係です。また、次で述べるように、データ・ストリームに含まれるデータによってもロック時間は左右されます。

ただし、特定のデータ・パターンが反復された場合、その反復パターンをクロック・ビットと誤認識して、デシリアライザが「誤ロック」状態に陥ることがあります。そのようなパターンを、反復的マルチ遷移 (RMT: Repetitive Multi-Transition)と呼ぶことにします。この状態は、1つのクロック・サイクル内に 2つ以上の LOW-HIGH

遷移があり、かつそれが複数のクロック・サイクルにわたって続く場合に起こります。このような状態は、DIN 9を除いた任意のビットが LOWに保たれていて、かつ隣接したビットが 0-1 の遷移を伴い HIGH になるときに起こります。したがって最悪のケースでは、デシリアライザはクロックではなくデータ・パターンに対してロックしてしまいます。DS92LV1212Aの内部回路は「誤ロック」の可能性を検出します。この回路は、クロック・ビットと見込まれる変化が 2 つ以上存在することを検出するものです。検出された場合は、「誤ロック」を引き起こす可能性があるパターンが変化するまで回路は LOCK出力をアクティブにしません。誤ロック検出回路はデータがいつかは変化することを前提としており、データ・パターンの変化によりデシリアライザはロックを喪失し、シリアル・データ・ストリームからクロック・ビットの検出を継続して試みます。次のページに RMTのタイミング波形例を示します。RMT パターンは DIN0～ DIN8のビットにのみ適用される点に注意してください。

パワーダウンデータ転送が発生しないときはパワーダウン状態を使用できます。シリアライザとデシリアライザは、消費電力を低減するためにパワーダウン状態、すなわち低電力スリープ・モードを備えています。デシリアライザは PWRDNピンとRENピン端子をLOWにするとパワーダウン状態に移ります。また、シリアライザは PWRDN端子をLOWにするとパワーダウンになります。パワーダウン状態では、PLL は停止し、出力は TRI-STATE になって負荷電流はディスエーブルされるため、消費電流はmAオーダに下がります。パワーダウン状態から戻るには PWRDNピンをHIGHにします。

シリアライザとデシリアライザ間で有効なデータを伝送する前に、両デバイスを再初期化して同期を再確立しなければなりません。シリアライザの初期化には 510 TCLK サイクルがかかります。また、デシリアライザが Bus LVDSの埋め込みクロック情報にロックされるまで、LOCKはHIGHです。

TRI-STATEシリアライザは DENピンを LOWに駆動するとTRI-STATE状態に入ります。どちらの出力端子 (D0＋とD0－ )もTRI-STATEになります。DENをHIGHにすると、他の制御ピン (SYNC1、 SYNC2、PWRDN、TCLK_R/F)が保持されている限り、シリアライザは前の状態に戻ります。

デシリアライザは RENピンを LOWにすると TRI-STATE 状態に入ります。その結果、レシーバ出力ピン (ROUT0～ROUT9)とRCLKピンが TRI-STATEになります。LOCKはアクティブを保ちPLLの状態を出力します。


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RMT Patterns

DIN0 Held Low-DIN1 Held High Creates an RMT Pattern DIN4 Held Low-DIN5 Held High Creates an RMT Pattern

DIN8 Held Low-DIN9 Held High Creates an RMT Pattern

Order Numbers

NSID Function Package

DS92LV1021TMSA Serializer MSA28

DS92LV1212AMSA Deserializer MSA28


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絶対最大定格 (Note 1)

本データシートには軍用・航空宇宙用の規格は記載されていません。関連する電気的信頼性試験方法の規格を参照下さい。

推奨動作条件

電気的特性特記のない限り、推奨動作条件における電源電圧および温度範囲に適用。

デシリアライザの REFCLKに対するタイミング仕様特記のない限り、推奨動作条件における電源電圧および温度範囲に適用。

電源電圧 (VCC) － 0.3V～＋ 4V

CMOS/TTL入力電圧－ 0.3V～ (VCC＋ 0.3V)

CMOS/TTL出力電圧－ 0.3V～ (VCC ＋ 0.3V)

Bus LVDSレシーバ入力電圧－ 0.3V～＋ 3.9V

接合部温度＋ 150℃

保存温度範囲－ 65℃～＋ 150℃

リード温度 (ハンダ付け、4秒 ) ＋ 260℃

パッケージ最大許容消費電力 (25℃ )

28L SSOP 1.27 W

パッケージ・ディレーティング

28L SSOP ＋ 25℃以上で 10.3mW/℃

ESD耐圧 (人体モデル ) ＞ 2kV

最小値代表値最大値単位

電源電圧 (VCC) 3.0 3.3 3.6 V

動作温度範囲 (TA) － 40 ＋ 25 ＋ 85 ℃

レシーバ入力電圧範囲 0 2.4 V

電源電圧ノイズ (VCC) 100 mVP-P

Symbol Parameter Conditions Min Typ Max Units

DESERIALIZER LVCMOS/LVTTL DC SPECIFICATIONS (apply to pins PWRDN, RCLK_R/ F, REN, REFCLK＝ inputs; apply to pins ROUT, RCLK, LOCK＝ outputs)

VIH High Level Input Voltage 2.0 VCC V

VIL Low Level Input Voltage GND 0.8 V

VCL Input Clamp Voltage ICL＝－ 18 mA － 0.62 － 1.5 V

IIN Input Current VIN＝ 0V or 3.6V － 10 ± 2 ＋ 15 μA

VOH High Level Output Voltage IOH＝－ 9 mA 2.1 2.93 VCC V

VOL Low Level Output Voltage IOL＝ 9 mA GND 0.33 0.5 V

IOS Output Short Circuit Current VOUT＝ 0V － 15 － 38 － 85 mA

IOZ TRI-STATE Output Current PWRDN or REN＝ 0.8V, VOUT＝ 0V or VCC － 10 ± 0.4 ＋ 10 μA

DESERIALIZER Bus LVDS DC SPECIFICATIONS (apply to pins RI＋ and RI－ )

VTH Differential Threshold High

Voltage

VCM＝＋ 1.1V＋ 6 ＋ 50 mV

VTL Differential Threshold Low

Voltage － 50 － 12 mV

IIN Input Current VIN＝＋ 2.4V, VCC＝ 3.6V or 0V － 10 ± 1 ＋ 15 μA

VIN＝ 0V, VCC＝ 3.6V or 0V － 10 ± 0.05 ＋ 10 μA

DESERIALIZER SUPPLY CURRENT (apply to pins DVCC and AVCC)

ICCR Deserializer Supply Current CL＝ 15 pF f＝ 40 MHz 58 75 mA

Worst Case Figure 1 f＝ 16 MHz 30 45 mA

ICCXR Deserializer Supply Current

Powerdown

PWRDN＝ 0.8V, REN＝ 0.8V0.36 1.0 mA

Symbol Parameter Conditions Min Typ Max Units

tRFCP REFCLK Period 25 T 62.5 ns

tRFDC REFCLK Duty Cycle 50 ％

fRef REFCLK Frequency 0.95/tRCP tRCP 1.05/tRCP

tRFTT REFCLK Transition Time 3 6 ns


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デシリアライザ・スイッチング特性特記のない限り、推奨動作条件における電源電圧および温度範囲に適用。

Note 1: 「絶対最大定格」を超えてデバイスを動作させた場合、安全性は保証されません。また、「絶対最大定格」の上限または下限でデバイスを動作させるべきであることを示しているわけではありません。デバイスの動作条件は「電気的特性」の各表により規定されています。

Note 2: Typ値はVCC＝ 3.3V、TA＝ 25℃の時です。

Note 3: デバイス・ピンに流れ込む電流を正と定義し、デバイス・ピンから流れ出る電流を負と定義しています。電圧は、差動電圧であるVOD、ΔVOD、VTH、VTLを除いてグラウンドを基準としています。

Note 4: REFCLKが安定しかつ入力データ列が特定のパターン (SYNCPAT)の条件で、デシリアライザの PLL性能を示す目的で tDSR1と tDSR2を規定しています。デシリアライザは tDSR1または tDSR2のタイミングで初期化することを推奨します。 tDSR1は、デシリアライザが電源オン時のロックまたはパワーダウンからの復帰に必要な時間です。どちらの条件とも、同期パターンは初期化を開始する前から送られている必要があります。tDSR2は電源オン時のロック、またはイネーブル状態のデシリアライザにおいてシリアル入力 (R＋とR－ )でデータを受信していない状態から同期パターン (SYNCPAT)を受信したときに必要な時間です。

Note 5: tRNMは、デシリアライザが入力データ列に対してビット・エラーを生じることなく、どの程度の位相ノイズ (ジッタ )まで耐えられるかを示す量です。

Symbol Parameter Conditions Pin/Freq. Min Typ Max Units

tRCP Receiver out Clock

Period

Figure 3

tRCP＝ tTCP

RCLK25 62.5 ns

tCLH CMOS/TTL Low-to-High

Transition Time

CL＝ 15 pF

Figure 2

Rout(0-9),1.2 4 ns

tCHL CMOS/TTL High-to-Low

Transition Time

LOCK, RCLK 1.1 4 ns

tDD Deserializer Delay Figure 4 All Temp./

All Freq.1.75*tRCP＋ 1.25 1.75*tRCP＋ 3.75 1.75*tRCP＋ 6.25 ns

Room Temp

3.3V/40MHz1.75*tRCP＋ 2.25 1.75*tRCP＋ 3.75 1.75*tRCP＋ 5.25

tROS ROUT (0-9) Setup Data to

RCLK

Figure 5 RCLK0.4*tRCP 0.5*tRCP ns

tROH ROUT (0-9) Hold Data to

RCLK－ 0.4*tRCP － 0.5*tRCP ns

tRDC RCLK Duty Cycle 45 50 55 ％

tHZR HIGH to TRI-STATE Delay Figure 6 Rout(0-9),

LOCK

4.2＋ 0.5*tRCP 10＋ tRCP ns

tLZR LOW to TRI-STATE Delay 4.5＋ 0.5*tRCP 10＋ tRCP ns

tZHR TRI-STATE to HIGH Delay 6＋ 0.5*tRCP 12＋ tRCP ns

tZLR TRI-STATE to LOW Delay 6.0＋ 0.5*tRCP 12＋ tRCP ns

tDSR1 Deserializer PLL Lock Time

from PWRDWN

(with SYNCPAT)

Figure 7

Figure 8

(Note 4)

16MHz 4 10 μs

40MHz 1.31 3 μs

tDSR2 Deserializer PLL Lock time

from SYNCPAT

16MHz 1.2 5 μs

40MHz 0.47 1 μs

tZHLK TRI-STATE to HIGH Delay

(Power-up)LOCK 4.62 12 ns

tRNM Deserializer Noise Margin Figure 9

(Note 5)

16 MHz 900 1100 ps

40 MHz 450 730 ps


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ACタイミング図およびテスト回路

FIGURE 1. “Worst Case” Deserializer ICC Test Pattern

FIGURE 2. Deserializer CMOS/TTL Output Load and Transition Times

FIGURE 3. Serializer Delay

FIGURE 4. Deserializer Delay


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ACタイミング図およびテスト回路 (つづき )

RCLK_R/F＝LOWに対するタイミング

デューティ・サイクル (tRDC)＝FIGURE 5. Deserializer Setup and Hold Times

FIGURE 6. Deserializer TRI-STATE Test Circuit and Timing


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FIGURE 7. Deserializer PLL Lock Times and PWRDN TRI-STATE Delays

FIGURE 8. Deserializer PLL Lock Time from SyncPAT


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SW －セットアップ・アンド・ホールド・タイム (内部データ・サンプリング・ウィンドウ )

tJIT－シリアライザ出力ビット位置ジッタtRSM＝レシーバ・サンプリング・マージン・タイム

FIGURE 9. Receiver Bus LVDS Input Skew Margin

アプリケーション情報

DS92LV1021とDS92LV1212Aの使用

シリアライザとデシリアライザは、10ビットのパラレル LVTTL データを最大 660Mbpsのシリアル Bus LVDSで転送する送受信ペアのチップセットです。入力データは内蔵 PLLを用いてシリアル化され、データ・ストリームに 2ビットのクロックが埋め込まれます。デシリアライザの内蔵 PLLは、別の基準クロックREFCLKを用いて受信データ列からクロック情報とデータを抽出します。デシリアライザは入力クロック情報をモニタし、ロック状態を決定し、仮にロック喪失が生じた場合は LOCK出力をHIGHにアサートします。

電源に関する考慮

シリアライザ、デシリアライザともに CMOSデバイスであるため、どちらも低消費電力です。さらに定電流源の性質を持つ差動のBus LVDS の採用により、CMOS 設計における周波数と ICC の相関カーブの勾配が小さくなっています。

デシリアライザの電源投入

DS92LV1212Aは、適切なシーケンスを守ればいつでも電源をオンにできます。REFCLK 入力はデシリアライザが電源オンされる前から入力できますが、入力データにロックさせるために供給し続けなければなりません。デシリアライザの出力は、データ受信を検知して入力データにロックがかかるまではTRI-STATEのままです。

データ送信

シリアライザとデシリアライザが電源オンとなれば、データ転送のために両者が位相ロックされる必要があります。位相ロックは、シリアライザからデシリアライザに SYNC パターンを送出するか、またはデシリアライザのランダム・ロック機能を用いて確立させます。シリアライザは、SYNC1または SYNC2が HIGHになるとSYNCパターンを送出します。デシリアライザは入力データ・ストリームにロックが確立されるまで、LOCK出力をHIGHに保ちます。デシリアライザの LOCK 出力をシリアライザの SYNC 入力に接続すると、デシリアライザのロックに必要なSYNCパターンの送出を制御可能です。

また、単にデシリアライザの電源を投入し、"ランダム・ロック"回路を用いて入力データにロックさせることも可能です。

デシリアライザの LOCK出力が LOWであっても、「ロック喪失からの復帰」で述べる転送中にロックが失われた特定の場合を除いては、デシリアライザの出力 (ROUT0～ROUT9)データは有効です。

ノイズ・マージン

デシリアライザのノイズ・マージンは、デシリアライザが確実にデータを受信できる、入力ジッタ ( 位相ノイズ )の総和です。さまざまな環境条件やシステム上の要因が関係します。

シリアライザ: TCLKジッタ、VCCノイズ(ノイズ帯域幅と帯域外ノイズ)

伝送メディア : ISI、VCMの大幅なシフトデシリアライザ : VCCノイズ

ロック喪失からの復帰

データ転送中にデシリアライザのロックが外れた場合、既に受信したデータのうち最大 3サイクル分が無効となります。これはロック検出回路の遅延によるためです。ロック検出回路は、ロック喪失を検知するために4列分の無効なクロック情報を受信する必要があります。クロック情報が失われているため、該当サイクルのデータも失われます。そのため、デシリアライザが入力データ・ストリームに再ロックし LOCKピンをLOWにアサートしたとき、少なくも直前の 3サイクル分のデータにはビット・エラーが含まれている可能性があります。

デシリアライザは、前述のように、シリアライザに SYNC パターンの再送を要求して入力データ・ストリームに対して再ロックができ、ロックに必要な時間をより必要とし受信データパターンに依存するランダムロック機能を使用して再ロックも行えます。

活線挿抜 (ホット・プラグ )

次に示す規則を守れば、どの BLVDS デバイスも活線挿抜が可能です。挿入時には、最初にグラウンド・ピンを接触させ、続いて VCCピン、最後に I/Oピンを接続します。抜くときには、最初に I/Oピンを抜き、続いてVCCピン、最後にグラウンド・ピンを抜きます。Figure 10 に、活線挿抜時におけるランダム・ロックを示します。

PCB設計に関する考慮

Bus LVDS シリアライザとデシリアライザは、それぞれ可能な限りエッジ・コネクタに近い位置に配置してください。複数のデシリアライザを用いるアプリケーションでは、スロット・コネクタからデシリアライザまでの距離が、シリアライザにはバックプレーン上のスタブとして見えます。スタブ長が長くなるとバス・インピーダンスが下がり、シリアライザから見ると負荷が増えたことになり、またデシリアライザから見るとスレッショルド・マージンが低下することになります。したがってデシリアライザは、スロット・コネクタから 1 インチ(25mm) 以内に配置するようにしてください。シリアライザの Bus

LVDS出力の遷移時間はきわめて高速なため、信号品質を維持するためにはスタブ長を可能な限り短くすることが適切です。


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アプリケーション情報 (つづき )

伝送メディア

シリアライザとデシリアライザは、プリント基板バックプレーンあるいは非シールドより対線を介しての、1対 1の接続でも使用できます。1 対 1の接続では、伝送メディアは受信端でのみ終端が必要です。ただし、1対 1の接続では、シリアライザとデシリアライザのグラウンド・レベルにオフセットが生じる可能性がある点に注意する必要があります。また Bus LVDSでは、レシーバ入力端での同相電圧範囲は最大± 1.2Vです。

DS92LV1212Aのフェイルセーフ・バイアス

DS92LV1210やDS92LV1212の入力スレッショルド感度は±100mV

でしたが、DS92LV1212Aでは± 50mVに改善されています。そのため大きな差動ノイズ・マージンを確保しています。しかし、DS92LV1212Aは感度が高いため、たとえば入力ケーブルが接続されていない状態などレシーバ入力が駆動されていない場合、ノイズを信号として拾い、意図しないロックが生じるおそれがあります。

ノイズを拾わないようにするには、外部抵抗をレシーバ回路基板に追加します。一般に、非反転レシーバ入力は高抵抗でプルアップし、反転レシーバ入力は高抵抗でプルダウンします。プルアップ抵抗 (R1)とプルダウン抵抗 (R2)は終端抵抗 (RL)を介した電流パスを形成するため、アクティブ・ドライバが接続されていない場合でもレシーバ入力はバイアスされます。プルアップとプルダウンの抵抗値は、終端抵抗の両端に＋ 15mVが生じるだけの充分な電流が流れるように選択します。フェイルセーフ・バイアスの回路構成は Figure 11を参照してください。

tDJITと tRNMを使用した信号品質の検証

パラメータ tDJITと tRNMを用いて、シミュレーションあるいは実際のアプリケーションにおける信号品質の検証に必要なアイパターン・マスクを作成します。

パラメータ tDJITは、レシーバがサンプルする理想的なタイミングに対し、トランスミッタが実際に与えるデータ・ビット位置として測定されています。tDJITの代表値は－ 80pSですが、これはトランスミッタ・データが理想的なクロスポイント・タイミングより80pSだけ先行していることを表しています。tDJIT (min)と tDJIT (max)パラメータは、クロスポイントが生じる最も速い場合と最も遅い場合を、理想的なタイミング位置との相対でそれぞれ規定したものです。

パラメータ tRNM を求める前に、レシーバが適切なサンプリングを行うために必要とするデータ・ビットの理想的なタイミング幅を求めます。理想的なビット幅に対し、外部ノイズ源に許容されているタイミングが tRNMとなります。 tRNMは、テスト・マスクのアイ・オープニング部分での、tDJIT (minまたは max)からのオフセットとなります。

テスト・マスクで電圧方向のリミットは、DS92LV1212Aレシーバの入力スレッショルドである± 50mVです。

tDJITと tRNMのタイミング図は、Figure 12のアイ・マスク・パターンを参照してください。

DS92LV1212Aでは、動作中のシリアル・バスに“活線挿入”ができます。このとき、バス通信は妨げられません。ランダム・ロック機能により、DS92LV1212Aではバス・トラフィックに同期でき、データを受信できます。

FIGURE 10. Random Lock Allows Hot Insertion into Serial Busses

FIGURE 11. Failsafe Biasing Setup


DS

92L

V12

12A

アプリケーション情報 (つづき )

Note: For the DS92LV1021, tDJIT(max)＝ 70pS and tDJIT(min)＝－ 300pS

FIGURE 12. Using tDJIT and tRNM to Generate an Eye Pattern Mask and Validate SIgnal Quality


DS

92LV

1212A

ピン配置図DS92LV1212AMSA - Deserializer

デシリアライザ端子説明

端子名 I/O 端子番号説明

ROUT O 15–19,

24–28

データ出力。± 9mA CMOSレベル出力。

RCLK_R/F I 2 取り込みクロックの立ち上がり/立ち下がりエッジ選択。TTLレベル入力。ROUTデータの取り込みを行うRCLKのエッジを選択します。HIGHで立ち上がり、LOWで立ち下がりエッジとなります。

RI＋ I 5 ＋シリアル・データ入力。非反転 Bus LVDS差動入力です。

RI－ I 6 －シリアル・データ入力。反転 Bus LVDS差動入力です。

PWRDN I 7 パワーダウン。TTLレベル入力。PWRDNをLOWにドライブすると、PLLをシャットダウンします。

LOCK O 10 デシリアライザの PLLがロックしたとき、埋め込みクロックのエッジで LOCKがLOWになります。CMOSレベル出力。トーテム・ポール構成のため、複数のデシリアライザによる直接のワイヤード・オア接続はできません。

RCLK O 9 取り込みクロック。埋め込みクロック情報から抽出されたパラレル・データ周期のクロックです。ROUTの取り込みに用いられ、CMOSレベル出力です。

REN I 8 出力イネーブル。TTLレベル入力。LOWのときROUT0～ 9とLOCK、RCLKをTRI-STATEにします。

DVCC I 21, 23 デジタル電源

DGND I 14, 20, 22 デジタル・グラウンド

AVCC I 4, 11 アナログ電源 (PLLおよびアナログ回路 )

AGND I 1, 12, 13 アナログ・グラウンド (PLLおよびアナログ回路 )

REFCLK I 3 内部 PLLに対するREFCLK供給ピン


DS

92L

V12

12A

真理値表

1) LOCK Activeは、選択したデータ・ストリームに対して、LOCK出力がデシリアライザのステートを反映することを表しています。

2) RCLK Activeは、デシリアライザがロックしているとき、RCLKからクロックが出力されることを表しています。ROUTのRCLK参照タイミングはRCLK_R/Fで指定します。

3) LOCKが HIGHのとき、ROUTとRCLKは TRI-STATEになります。

INPUTS OUTPUTS

PWRDN REN ROUT [0:9] LOCK RCLK

H H Z H Z

H H Active L Active

L X Z Z Z

H L Z Active Z

DS

92LV

1212A 16-40M

Hz 10

ビット

Bus LV



)

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外形寸法図特記のない限りinches (millimeters)

Note: Package Dimensions are in millimeters only.Order Number DS92LV1212AMSA

NS Package Number MSA28

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ds92lv1212a 16-40mhz 10-bit bus lvds random lck ... · ds92lv1212a ds92lv1212a 16-40 mhz 10-bit bus...

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