Y.ZOCCARATO– Ecole de microélectronique @ La Londe Les Maures – Oct.12-15, 2009
Interface série de type I2C
Yannick ZOCCARATO
(CNRS IN2P3 MICHRAU)
2Y.ZOCCARATO– Ecole de microélectronique @ La Londe Les Maures – Oct.12-15, 2009
sommaire
o Caractéristiques et protocole de l’interface série
o Réalisations
o Simulations
o Conclusion
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Caractéristiques du Bus série
o Uniquement 2 lignes (Data et Clock) + masse (0V, 3.3V).
o La ligne «Clock» est unidirectionnelle (maitre vers esclave)
o La ligne «Data» est de type collecteur ouvert avec une résistance de pull-up pour permettre une communication bidirectionnelle (sans court circuit).
o 1 adresse unique pour chaque «esclave»du bus.
o Bus série, 8 bits, bidirectionnel.
ClockData
Master Slave
1
Slave
2
Slave
3
Slave
x
Slave
y
A2
A1
A0
1010A2A1A0R/W
1010100R/W
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Caractéristiques du Bus série
o Au repos, les lignes «Data» et «Clock» sont au niveau logique ‘1’.
o condition de début et de fin de trame :
o Dans une trame, le signal de Data ne peut être changé que sur le niveau bas de la ligne «Clock» :
o Les données sont envoyées poids fort en tête.
Clock Clock
Data Data
Clock
Data
Ligne data valide
changement possible sur la ligne data
START STOP
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La trame d’écriture
o La trame débute par un signal de START envoyée par le maitre.
S A A A PSlave address Reg address dataW
o Trame d’écriture :
o puis le maitre envoie l’adresse du slave avec qui la communication s’engage (sur 8 bits).
o le maitre envoie ensuite un bit W* (‘0’ logique qui indique l’écriture).
o le slave répond par un bit d’acquittement (‘0’ pour ok).
o Puis Le maitre envoie l’adresse du registre dans lequel il veut écrire (codée sur 8 bits).
o Le slave interrogé répond de nouveau par un signal d’acquittement.
o Ensuite le maitre envoie la data à écrire (codée sur 8 bits).
o Le slave interrogé réponds une dernière fois par un acquittement.
o La trame se termine lorsque le maitre envoie le signal de STOP.
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o La trame débute par un signal de START envoyée par le maitre.
o Trame de lecture :
o puis le maitre envoie l’adresse du slave avec qui la communication s’engage (sur 8 bits).
o le maitre envoie ensuite un bit R (‘1’ logique qui indique la lecture).
o le slave répond par un bit d’acquittement (‘0’ pour ok).
o Puis Le maitre envoie l’adresse du registre qu’il veut lire (codée sur 8 bits).o Le slave interrogé répond de nouveau par un signal d’acquittement.
o le slave poursuit en envoyant la data à lire (codée sur 8 bits).
o Le maître réponds par un acquittement (‘1’ pour stopper la lecture).
o La trame se termine lorsque le maitre envoie le signal de STOP.
La trame de lecture
S R A A A PSlave address Reg address data
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Les trames particulières
o L’écriture simultanée sur tous les slaves :possible à partir d’une trame d’écriture « standard » mais avec une adresse slave spéciale de «00000000».
o La lecture en continue :
par un acquittement à ‘1’ pour la stopper.
S R A A ASlave address Reg address data Adata Adata PAdata
Le maitre répond par un acquittement à ‘0’ pour continuer la lecture,
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Simulation d’une trame de lecture
Condit
ion d
e
start
Adre
sse d
u s
lave
Ici «0101
0101»
Bit
de R
/W*
ici
‘1’
Acq
du s
lave
Adre
sse r
egis
tre
ici «0
000110
1»
Acq
du s
lave
Data
lue
Ici «1011
1001»
Sto
p d
e lect
ure
Condit
ion d
e fi
n
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réalisation
o 2 réalisation différentes :
o L’interface série seule.
o le numérique de l’ASIC DIRAC (collaboration avec le LAPP),
o En AMS 0.35 µm
o Design en VHDL.
o Synthèse avec RTL compiler.
o Floorplanning et placement routage avec first Encounter (outils CADENCE).
o Assemblage niveau TOP fait avec VIRTUOSO
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DIRAC synoptic
ASIC 64 voies pour le DHCAL d’ILC.
• Readout et configuration réalisés par simple registre à décalage.
• Layout entièrement réalisé à la main.
PA shift
+- ref
comp
comp
comp
DAC
Syn
chro
and
red
uctio
n
8 ev
ents
mem
ory
One channel
BC
ID
me
mor
y
BC
ID
coun
ter
Eve
nt
Cou
nter
CARRY OUT
Serial to //PROG
DATA_OUT
DATA_IN
IN
CLK
TRIG_IN
FULL
TRIG_OUT
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DIRAC synoptic
Nouvelle version du numérique proposée :
Readout et configuration réalisés à partir d’un seul lien série.
IN PA shift
+- ref
comp
comp
comp
Serial interface
(I2C like)
SCL
SDA
DACregister
Syn
chro
and
red
uctio
n
8 ev
ents
mem
ory
CLK
TRIG_IN
BC
ID
me
mor
y
BC
ID
coun
ter
Eve
nt
Cou
nter
FULL
TRIG_OUT
Numerical part
CARRY OUT
One channel
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Simulation DIRAC (niveau top)
R pull-up = 1Kohms, CPAD=4.6pF R pull-up = 500 ohms, CPAD=4.6pF
• Fréquence max sans les pads : 60 MHz
• Au final la fréquence max est déterminée par le couple : nombre d’abonnés, résistance de pull up.
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réalisation
o 2 réalisation différentes dans un même chip :
o le numérique de l’ASIC DIRAC (1.43mm2)
o l’interface série seule (230µm x 230µm)
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Conclusion
o Le retour de fabrication est prévu pour Octobre,
o Le test d’ici la fin de l’année.
o Une version de l’interface série en 0.13 µm est prévue pour mars 2010.
o 1ere intégration prévue pour le chip DIRAC, (collaboration avec le LAPP).
o Autres groupes déjà intéressés par le lien série type I2C :
o Nouvelle génération des circuits de la famille ROC pour ILC (collaboration avec le LAL).o T2K avec l’ASIC de Front End pour le Liquid Ar TPC.o SCMS pour l’ASIC de front end du tracker (en version 0.13 µm).
o Et bien d’autres projets possibles…