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Kapitel 3Arithmetische Schaltkreise
3.1 Addierer3.2 Subtrahierer
Multiplizierer ALU
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RW-Systemarchitektur Kap. 3
Wiederholung:
Sei a = an-1 ... a0 eine Folge von Ziffern,ai {0,1}
Binärdarstellung: <a> = ai 2i
Zweierkomplement: [anan-1 ... a0] = ai2i – an2n
Rechenregel:
mit
1n
0i
1n
0i
1aa
01nn a...aaa
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RW-Systemarchitektur Kap. 3
3.1 Addierer
Gegeben: 2 positive Binärzahlen <a> = <an-1 ... a0>,
<b> = <bn-1 ... b0>,
Eingangsübertrag c {0,1}
Wegen <a> + <b> + c 2(2n – 1) + 1 = 2n+1 - 1
genügen n+1 Stellen für s,
d.h. ein Schaltkreis mit n+1 Ausgängen
Gesucht: Schaltkreis, der Binärdarstellung s von
<a> + <b> +c berechnet
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RW-Systemarchitektur Kap. 3
Definition 3.1
+n : B2n+1 B2n+1 ,
(an-1, ..., a0 , bn-1, ..., b0 , c) (sn, ..., s0) mit
<s> = <sn ... s0> = <an-1 ... a0> + <bn-1 ... b0> + c
Ein n-Bit Addierer ist ein Schaltkreis, der die
folgende Boolesche Funktion berechnet:
Schaltbild eines n-Bit-Addierers:
n+1
nn
a bc
s
ADDn
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RW-Systemarchitektur Kap. 3
Beispiel
Addieren nach der Schulmethode:
1 0 1 1+ 0 1 1 0+ 0
Eingangsübertrag
1 1 1 0
1 0 0 0 1
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RW-Systemarchitektur Kap. 3
Der Halbaddierer (HA)
ha : B2 B2
mit ha(a0, b0) = (s1, s0)
mit 2s1 + s0 = a0 + b0
Der Halbaddierer dient zur Addition zweier
1-Bit-Zahlen ohne Eingangsübertrag.
Er berechnet die Funktion:
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RW-Systemarchitektur Kap. 3
Funktionstabelle des HA
0111
1001
1010
0000
ha 0ha 1b 0a 0
Folglich:
001 baha 000 baha
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RW-Systemarchitektur Kap. 3
Schaltkreis eines Halbaddierers
a0 b0
s0s1
HA
a0 b0
s1 s0
dabei:
C(HA) = 2, depth(HA) = 1
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RW-Systemarchitektur Kap. 3
Der Volladdierer (FA)
fa : B3 B2
mit fa(a0, b0, c) = (s1, s0)
mit 2s1 + s0 = a0 + b0 + c
Der Volladdierer dient zur Addition zweier
1-Bit-Zahlen mit Eingangsübertrag.
Er berechnet die Funktion:
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RW-Systemarchitektur Kap. 3
Funktionstabelle des FA
1111101011011011000101110100101010000000
fa0fa1cb0a0
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RW-Systemarchitektur Kap. 3
Volladdierer als Funktion von HAs
Aus der Tabelle folgt:
))b ,(aha (c,ha c b a fa 00000 00
))b ,(aha (c,ha )b ,(aha
)b (a c b a fa
0001001
00001
Kosten und Tiefe eines FA:
C(FA) = 5, depth(FA) = 3
HA
HA
a0 b0
c
s0
s1
FA
a0 b0 c
s1 s0
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Realisieren der Schulmethode:Carry Ripple Addierer (CR )
c0
FA
b0 a0
s0
c-1
FA
b1 a1
s1cn-1
= sn
FA FA
bn-1 an-1 bn-2 an-2
cn-2
sn-1 sn-2
cn-3
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RW-Systemarchitektur Kap. 3
Realisieren der Schulmethode:Carry Ripple Addierer (CR )
Hierarchisches Vorgehen:(induktive Definition)Für n=1: CR1 = FA
Für n>1: Schaltkreis CRn wie folgt definiert
Bezeichnung:
Bezeichne den Eingangsübertrag mit c-1, den Übertrag
von Stelle i nach i+1 mit ci .
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Aufbau des n-Carry Ripple Addierers (CRn) (rekursiv)
CR n-1
an-1 a1
...
bn-1 b1
...
......sn s1
FAc0
a0 b0
c-1
s0
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RW-Systemarchitektur Kap. 3
Satz 3.1Der Schaltkreis CRn ist ein n-Bit-Addierer.
D.h. er berechnet die Funktion
+n : B2n+1 B2n+1 ,
(an-1, ..., a0 , bn-1, ..., b0 , c) (sn, ..., s0) mit
<s> = <sn ... s0> = <an-1 ... a0> + <bn-1 ... b0> + c
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RW-Systemarchitektur Kap. 3
Komplexität und Tiefe eines Carry Ripple-Addierers
Kosten eines CRn: C(CRn) = n C(FA) = 5n
Tiefe eines CRn: depth(CRn) = 3 + 2(n-1)
c0
FA
b0 a0
s0
c-1
FA
b1 a1
s1cn-1
= sn
FA FA
bn-1 an-1 bn-2 an-2
cn-2
sn-1 sn-2
cn-3
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RW-Systemarchitektur Kap. 3
Komplexität und Tiefe eines Carry Ripple-Addierers (rekursiv)
Kosten eines CRn: C(CRn) = C(FA) + C(CRn-1) = 5 + C(CRn-1)
Tiefe eines CRn: depth(CRn) = 3 + depth(CRn-1) = 3 + 2(n-1)
CR n-1
an-1 a1
...
bn-1 b1
...
......sn s1
FAc0
a0 b0
c-1
s0
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RW-Systemarchitektur Kap. 3
Einige weitere wichtige Schaltkreise:
Der n-Bit Inkrementer Der n-Bit Multiplexer
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RW-Systemarchitektur Kap. 3
Definition 3.2
incn : Bn+1 Bn+1 ,
(an-1, ..., a0 , c) (sn, ..., s0) mit
<sn ... s0> = <a> + c
Ein n-Bit Inkrementer berechnet die Funktion:
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RW-Systemarchitektur Kap. 3
Inkrementer
Ein Inkrementer ist ein Addierer mit bi = 0 i
Ersetze in CRn die FA durch HA.
Kosten und Tiefe:
C(INCn) = n C(HA) = 2n
depth(INCn) = n depth(HA) = n
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RW-Systemarchitektur Kap. 3
Definition 3.3
Ein n-Bit-Multiplexer (MUXn) ist ein Schaltkreis,
der die folgende Funktion berechnet:
0s falls),b...b(
1s falls),a...a()s,b,...,b,a,...,a(sel
01n
01n01n01nn
iiin bsas)sel(
seln : B2n+1 Bn mita b
s
sel
1 0
nn
n
Schaltbild
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Schaltbild zum n-Bit Multiplexer
seln-1 sel0
an-1 bn-1 a0 b0
s
...
iiin bsassel )(Prinzip der Konstruktion:
Kosten und Tiefe
eines MUX:
C(MUXn) = 3n + 1
depth(MUXn) = 3
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RW-Systemarchitektur Kap. 3
Rückkehr zum Addierer
Gibt es billigere Addierer als CRn ?
Untere Schranken: C(+n) 2 n, depth(+n) log(n) + 1
Binäre Bäume mit 2n+1 Blättern haben 2n innere Knoten.
Binäre Bäume mit n Blättern haben mindestens Tiefe log n.
Im folgenden sei n = 2k.
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RW-Systemarchitektur Kap. 3
Der Conditional Sum Addierer (CSA)
Idee: Nutze Parallelverarbeitung, um Tiefe zu reduzieren!
011n
011n
b...bb...b
a...aa...a
2n
2n
2n
2n
12nc 1c
011nn s...ss...ss2n
2n
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Schaltbild des CSAn
1 0
CSAn/2 CSAn/2 CSAn/2
sh sl
n/2(n/2)+1 (n/2)+1
1 0
n/2
ah bhal bl
c-1n/2 n/2
MUX
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RW-Systemarchitektur Kap. 3
Zur Komplexität des CSAn
Ein CSAn besteht aus 3 CSAn/2
Dabei steht xh für die n/2 höchstwertigen Bits,
xl für die n/2 niederwertigen Bits der Eingabe
Es gilt: CSA1 = FA
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RW-Systemarchitektur Kap. 3
Satz 3.2.
Beweis:
n=1: depth(CSA1) = depth(FA) = 3
n>1: depth(CSAn) depth(CSAn/2) + depth(MUX(n/2)+1)
depth(CSAn/2) + 3
depth(CSAn/4) + 3 + 3
depth(CSAn/8) + 3 + 3 + 3
......
depth(CSAn/(2k
)) + k 3
3 (k + 1) = 3 log(n) + 3
Der CSAn hat Tiefe 3 log n + 3.
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RW-Systemarchitektur Kap. 3
2 ngfanf n c1f Zu lösen ist also ein Gleichungssystem der Form
und
Kosten eines CSAn
C(CSA1) = C(FA) = 5
C(CSAn) = 3 C(CSAn/2) + C(MUX(n/2)+1)
= 3 C(CSAn/2) + 3 n/2 + 4
kn 2Betrachte dabei nur
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RW-Systemarchitektur Kap. 3
Kosten eines CSAn (ff)
32
3222
2
222
2
3
2
22
2
22
2
ng
nnn
fag
nn
fag
n
fagagang
faga
fangnf
nn
nn
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RW-Systemarchitektur Kap. 3
Kosten eines CSAn (ff)
caga
caga
fagagagangnf
nn
i
nin
kk
i
ni
cf
nknknn
i
k
i
kk
2
2
12
log1log
02
2
1
02
1
22
1
2
22 ...
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RW-Systemarchitektur Kap. 3
Lemma 3.1
ngfanf n 2 ,c1f
Sei f : N N mit
Dann gilt wegen kn 2
1log
02
log2
2
n
i
ninigacanf
Beweis durch Induktion über k.
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RW-Systemarchitektur Kap. 3
Beispiel zu Lemma 3.1
d.h. a = 3, c = 5, und
Also sagt das Lemma
mit 4n)n(g 2
3
1nlog
0i2n
23inlog
n 4353CSAC i
Wir erinnern uns:
C(CSA1) = 3 C(CSAn/2) + 3 n/2 + 4
1log
02
log2
2
n
i
ninigacanf
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RW-Systemarchitektur Kap. 3
Beispiel (ff)
3log3lognlognlog3lognlog n223 )i
1nlog
0i
3log)i
nlognlog
i 2n2 1321313
434 )ii
n3n3
nn11
nn iii) 3log
21
3log
23
23
nlog
23
23
1nlog
0i
i
23
23
geometrische Reihe:
§ n¡ 1k=0qk = qn + 1¡ 1
q¡ 1
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RW-Systemarchitektur Kap. 3
Beispiel (ff)
2310
33225 3log
3log3log3log)),),
nn
nnnnCSAC n
iiiiii
Bemerkung:
Man kann CSAn in einfacher Weise modifizieren,
so dass Tiefe = O(log n) und Kosten = O(n log n).
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RW-Systemarchitektur Kap. 3
AusblickGibt es Addierer mit linearen Kosten und logarithmischer Tiefe?
Carry Lookahead Addierer
Idee: Schnelle Vorberechnung der Übertragsbits ci.
Sind die ci bekannt, so ergibt sich si durch ai bi ci-1.
Berechnung der ci durch parallele Präfix-Berechnung:
Sei M eine Menge und 0 assoziative Operation 0: MM M parallele Präfix-Funktion PPn: Mn Mn mit PPn (xn-1, …, x0) = (xn-1 0 xn-2 … 0 x0, xn-2 0 xn-3 0 … 0 x0,…, x0)
Ergebnis:
C(CLAn) 11n und depth(CLAn) 4 log(n) + 2
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RW-Systemarchitektur Kap. 3
Addition von Zweierkomplementzahlen
1n
0i
1n
0i
ii
ii
nn
nn
01nn01nn
2b2a2b2a
b...bba...aa
Wiederholung:
Formale Darstellung:
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RW-Systemarchitektur Kap. 3
Behauptung
Zur Addition von (n+1)-Bit-Zweierkomplementzahlen
kann man (n+1)-Bit-Binäraddierer benutzen.Der Test, ob das Ergebnis durch eine (n+1)-Bit-Zweierkomplementzahl darstellbar ist, d.h. ob das Ergebnis ausRn = {-2n, ..., 2n-1} ist,
läßt sich zurückführen auf die Betrachtung von an, bn und sn.
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RW-Systemarchitektur Kap. 3
n-Bit Addierer
ADDn+1
Überlauf
cn
sn sn-1 s0
an bn a0 b0 c
an = bn sn
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RW-Systemarchitektur Kap. 3
Satz 3.3Seien a,b Bn+1, c-1 {0,1} und s {0,1}n+1,
so dass <cn,s> = <a> + <b> + c-1.
Dann gilt:
][][][c[b][a] )
c[b][a] )
11-
1-
scbaRii
sbaRi
n
nnnn
Beweis durch Fallunterscheidung [a], [b] beide positiv,beide negativ bzw. o.E. [a] negativ, [b] positiv
und Nachrechnen ...Alternativ kann man den folgenden Überlauftest
verwenden. 11][][ nnn ccRcba