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アナログ回路開発40年を振り返って
ADCを中心とした技術の変遷と今後
松澤 昭
東京工業大学
東工大 松澤
1
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2内容• はじめに• バイポーラの時代
– 並列型(Flash) ADC• Bi-CMOSの時代
– 直並列型(抵抗補間)ADC• CMOSの時代
– 直並列型(容量補間)ADC– パイプラインADC
• CMOS超高速ADC– ゲート補間ADC DVD用アナデジ混載SoCの実現
• SA-ADCの革新– 容量とダイナミック回路 変換エネルギー1/1000– デジタルアシスト技術:ミスマッチ補償
• 今後のADC開発の展望– SARを中心としたハイブリッド型ADC– SAR+∆ΣADC ダイナミックアンプ
• まとめ東工大 松澤
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3デジタルビデオ技術の開発開始
Panasonic VHS Video NV-6000, 19791979, 中央研究所の配属同期と
1978年に松下電器に入社し、1979年に中央研究所に配属された。1978年に松下電器は総力を結集し6時間録画のVHSビデオの開発に成功。以後ビデオ関連の売り上げは1兆円規模に達し、大黒柱に成長。
ビデオ機器はアナログ技術の粋と言うべきものであったが、次のデジタルビデオの開発に向けての研究が開始された。
東工大 松澤
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4
Vin
VRT VRB
Comps.
Encoder
Dout
Dout
SAR logic
Comp.
Vin
VR
2C
4C
mC2
CDAC.
ADC
(Comp.)
DACAmp.
-
Vin
D
Stage 1 Stage 2
Unit stage
Stage m Comps.
D1 D2 Dm Dm+1
ADC
DAC
Dout
Vin
-Integrators
(b) 逐次比較 (SAR)
(c) パイプライン
(d) ∆Σ
(a) 並列 (フラッシュ)
ADC の変換方式
Flash, SAR, パイプライン, ∆Σが主要なアーキテクチャである
東工大 松澤
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5基本的な変換動作
エレメント数、クロック数により基本的に3つの変換手段がある。
1514131211109876543210
パラレル シリアル パイプライン
電圧
時間(クロック)
1クロック N クロック 1 クロックのスループット(Nクロックかかるが、、、)
Nn 2 Nn Nn n:エレメント数1_1
2_1 1_2
3_1 2_2 1_3
4_1 3_2 2_3 1_4
4_2 3_3 2_4
4_3 3_4
4_4
1 2 3 41010101010101010
1
0
1
0
1
0
1
0
1
0
1
0
1
0
回路規模大超高速
回路規模 小低速(Nクロック必要)S/H回路必要
回路規模小高速(見かけ上1クロック)S/H+OPアンプ必要
東工大 松澤
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6当時のビデオ用A/D変換器
10bit 14.3MHz ADC
Analog Devices Inc.
ビデオのデジタル化の大きな課題はA/D変換器であった。当時のビデオ用10bit A/D変換器は非常に高価で消費電力が大きかった。民生品はおろか、業務用にも使用できないものであった。私の使命はADCを開発し、各種デジタルAV機器を実現することであった。
100万円 !!20W
東工大 松澤
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7
'85 '90 '95
1
10
100
50
20
5
2
Perf
orm
ance
Inde
x N
umbe
r
Perfec TV
DVCApplied Systems
6b,800MHz
8b,120MHz
10b,20MHz
10b, 30MHz
8b,20MHz
10b, 300MHz
10b, 20MHz,30mW
HDTV
Camera
HDTV Receiver
Video Camera
Wide-TV
HDTV
DigitalCamera
6b, 80MHz
8b, 100MHz
Video Switcher
Digital OSC
Digital oscilloscope
ADC開発と機器開発の歴史
DVDBip / BiCMOS
CMOS
6b, 1GHz
以後、各種のADCを開発し、各種デジタルビデオ機器を実現してきた。
東工大 松澤
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8バイポーラの時代
東工大 松澤
1970年代後半から1980年代の全般におけるアナログ回路に使用できるデバイスはほとんどバイポーラであり,MOSは性能が悪すぎて使用できなかった。
バイポーラは精度(ミスマッチ)は良好であったがADCに不可欠なスイッチと容量が使えなかったためアーキテクチャは並列型(Flash)に限定された
並列型(フラッシュ)高速,精度限界,消費電力とチップサイズ大
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9並列型ADCの精度
基本的に並列型ADCの精度を決めるのはトランジスタミスマッチ電圧である。
量子化電圧を2mVとすると、0.2mV以下のミスマッチ電圧が必要
バイポーラTRでは可能だったが、MOSでは無理
東工大 松澤
MOSでは数mVから数10mV
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10日本初のビデオ用 8b ADCの開発
1981Bipolar (3um)
8b, 30MS/s, 0.7W
初めての仕事で国産初のビデオ用8b ADCの開発に成功
東工大 松澤
このADCは横河電機やアドバンテストの電子計測機器用として20年以上販売された。
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11世界初のビデオ用 10b ADC ICの開発
Bipolar (3um)10b, 20MS/s, 2W$ 800
T. Takemoto and A. Matsuzawa,JSC, pp.1133-1138, 1982.
IR100 Award受賞
1982年,バイポーラ技術を用いて高精度比較器を集積し,世界初の集積化されたビデオ用10b ADCを実現した。
世界初のデジタルビデオスイッチャー256QAM無線伝送ソウル五輪のハイビジョン中継などに使用
日経エレの表紙を飾る
東工大 松澤
VinVRT
VRB
Comps.
Enco
der Dout
並列型 (Flash) ADC
世界 高のアナログICの集積度
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12バイポーラ技術を用いた超高速 ADC
8b, 120MHz, (1984)
世界 速 8b ADC
8b, 600MHz ADC (1991)
世界 速 8b ADC
6b, 1GHz ADC (1991)
量産レベルで世界 高速
バイポーラ技術と並列型ADC技術を用いて各種超高速ADCを開発した。
M. Inoue and A. Matsuzawa, ISSCC 1984JSC. SC-19, 1984
A. Matsuzawa, VLSI symposia 1991
A. Matsuzawa, ISSCC 1991
HDTV カメラ とデジタルオシロスコープの実現に寄与
デジタルオシロスコープの実現
東工大 松澤
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13デジタルオシロの実現
Panasonic:10b 100MHz OSC (1986年)
Yokogawa Electric 8b 1GHz (1994)
デジタルオシロスコープは超高速ADCの開発があってこそ実現できた。
東工大 松澤
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14
東工大 松澤
超高速10b 300MHz ADCの開発
1.2um Bipolar
H. Kimura and A. Matsuzawa, VLSI Symposia ’92, JSC, SC-28, 1993.
Bipolar 10b 300MHz, 4W
10bitで他の開発よりも4倍高速,世界 高速
比較器列
補間抵抗列
差動増幅器 マスタ ーラ ッ チ
並列補間型ADC100
オフセット電圧ばらつき σ(m V )
10
1
0 0.5 1.00.1
誤差0 .5 LSB以下
の精度の達成確率
高速バイ ポーラ ト ラ ン ジ ス タ
のオフ セ ッ ト 領域
1.5
従来の並列型A /D変換器
補間型A /D変換器
複数の増幅器の出力間に補間抵抗を入れることで,オフセットばらつきへの要求を大幅に緩和,10ビットの世界 高速ADCを実現した
1994年 R&D100賞を受賞
シカゴの受賞会場にて
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15バイCMOSの時代
東工大 松澤
1980年代の後半からバイポーラとCMOSを集積したバイCMOS技術が開発された。CMOSによりサンプルホールドが使用できるようになったため,2回程度の変換を行う直並列型ADCアーキテクチャが使用でき,消費電力を下げることができた。しかし,2つの変換領域のつなぎが難しかった。
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16直並列型ADC
A. Matsuzawa ISSCC 1990.Bi-CMOSサンプルホールド回路
並列型ではコスト、量産性などに多くの課題があり、民生用は無理であった。直並列型が回路規模の低減に有効であるがサンプルホールド回路を必要とし、バイポーラ回路では良好な特性を得ることが困難であった。そこで、当時使用可能になっていたBi-CMOSを用いて解決し、直並列型ADCを開発した。
ハイビジョン受像器用ボード(世界初の家庭用HD受信機)
東工大 松澤
スイッチはMOSではなくダイオードブリッジを用いている
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17直並列型ADC
2@222 2
1 NMnN
MNM
直並列型ADCでは回路規模は削減されるが、サンプルホールド回路を必要とする。段間オフセット電圧により変換誤差が発生するが、これはオーバラップ構造で解決できる。
918 変換値
3210
12 (3)
8 (2)
4 (1)
0 (0)
上位変換
下位変換 54
3 32 21 10 0
-1-2
12 (3)
8 (2)
4 (1)
0 (0)
12 (3)
8 (2)
4 (1)
0 (0)
信号
上位変換
下位変換
上位変換下位変換
オーバラップ
段間にオフセット電圧がある場合
808 718
オーバラップ構造を使用
808
変換値[8]を取る電圧範囲
が大きくなり、誤差が発生
808
正常変換(i-1) i
段間オフセット電圧
東工大 松澤
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18補間型A/D変換方式の発明
D 1
D 2
D 0
D 8
D 6
D 7
下位比較器列
~
C 1
C 2
C 3
C 4
C 5
C 6
C 7
上位基準抵抗列上位比較器列
差動増幅器
入力信号
補間抵抗列
Vn
CVn
CVn-1
Vn-1
V i1
V i3
CV i3
CV i1
Vr , n-1
Vr , n
Vr, n-1 Vr, n
Vn-1
CVn-1
CVn
Vn
Vi1
Vi2
Vi3
CVi1
CVi2
CVi3
D1
D2
D3
D4
D5
D6
D7
D0 D8
入力電圧
差動増幅器の出力電圧
・ 補間電圧
補間電圧
補間電圧
増幅さ れた信号
段間オフセット電圧が一定でないと変換誤差を発生するが、補間により、オフセット電圧が変化しても必要な変換区間を均等分割してなめらかに変換する。
1994 注目発明賞受賞フィリップスグループが補間技術の先駆者である。R. van der Grift, JSC, SC-22, 1987. 補間により変換区間が均等分割される
東工大 松澤
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19補間を用いたA/D変換の効果
0
4
8
12
1616
12
8
4
0
+ΔV
-ΔV
ΔV: 電圧誤差
0
23
1
0
1
2
3
1
0
2
3
0123
理想直線
0
4
8
12
16
入力電圧
(a)A/D変換動作 (b)A/D変換特性
大きなオフセット電圧があっても滑らかな特性になる
22
2
Gmcompdiff
off
初段に増幅器を用いているので比較器のオフセット電圧が下がったように見える
増幅器や参照電圧にオフセットばらつきがあってもDNLの少ない滑らかな変換が可能
東工大 松澤
映像用ADCでは厳密な直線性よりも変換の滑らかさが重要
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20CMOSの時代
東工大 松澤
1990年代からはCMOSでADCができるようになりその後はCMOSがADCのみならず全ての集積回路に使用されるようになった。
初期のころの技術開発はいかにミスマッチを抑えるかに集中した
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21CMOS 比較器
初のCMOS比較器はただ単にバイポーラ回路をCMOSに焼き直したものであった。MOSはバイポーラに比べ約20倍精度が悪く(2mV vs. 0.1mV)、このため7bitくらいが限界であった。
Yukawa, et al., JSC, 1986.
1 10 100 1 1030.1
1
10
100
VT LW( )0
VT LW( )1
VT LW( )2
LW
LWTV ox
T
0.4um Nch
0.13um Nch
0.13um Nch
)mV(VT
)m(LW 2
MOSトランジスタのミスマッチを低減するためにはゲート面積を大きくする必要があり精度を上げようとすると、コスト、消費電力が増大し、変換周波数が低下した。
MOSトランジスタのゲート面積とミスマッチ
東工大 松澤
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22チョッパー型CMOS比較器
CMOS ADCが高精度かつローパワーになったのはこのチョッパー型比較器の開発による。インバータ、容量、スイッチという も単純な回路を組み合わせることで、
比較・増幅・オフセット電圧補償、ラッチ動作を実現した。
Dingwall, RCA, 1979
Vdd
Vdd
00
Vsig
Vref
Vg
Vout
diodeg VV
Vsig
Vref
VgC
S1 S2
Vout
Vsig C
Vg=Vdiode
Vout Vref C Vout
dioderefsigout VVVGV
信号トラッキング サンプル+比較増幅
ダイオード電圧はVT変動などにより変動するが、容量Cによりキャンセル可能
チョッパー型CMOS比較器
従って、微細なトランジスタを用いても高精度、低電力変換が可能になった。また、S/H機能が簡単に実現できるようになった。
東工大 松澤
微細化・低電圧化に対応し,今日でも有効な回路
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23CMOSによる直並列型ADCの実現
入力信号
上位参照電圧
下位参照電圧
S/H回路
S/H回路
CMOSによる直並列型ADCを実現するには
1.高精度比較器 Voff<1mV (通常のMOS VTミスマッチは20mV程度)2.S/H機能の実現3.低電力化
上位比較器
下位比較器
CMOSチョッパー型比較器
S/H機能とオフセット補償を同時に実現
N. Fukushima, ISSCC 1989
東工大 松澤
8bit ADC
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24超低電力 CMOS 10b ADCの開発
K. Kusumoto and A. Matsuzawa ISSCC ’93, JSC 1993.
CMOS 10b, 20MS/s, 30mW
携帯用ビデオ機器に使用できる低電力、低コストADCの開発
1
10
100
87 88 89 90 91 92 93 94
1/8
バイポーラ/Bi-CMOSCMOS
NECUCLA
我々の開発
発表年
FoM
(pJ)
他のADCに比べ1/8の低消費エネルギー。これ以後,ADCのCMOS化が加速ADCのFoMはこの開発の意義を示すために考案されたと言われている
それまではCMOSは低エネルギではなかった
東工大 松澤
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25容量補間技術の発明
Mismatchvoltage
SmallDNL
K. Kusumoto and A. MatsuzawaJSC, pp. 1200-1206, 1993.
Step sizeStep size Step size
しかしながら、チョッパー比較器を用いたADCの精度は8bit程度であり、貫通電流が流れるので、低電力化に限度があった。そこで、容量を用いて補間を行うことで、高精度化と画期的な低電力化を同時に達成した。
CMOS 10b, 20MS/s, 30mW
東工大 松澤
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26初期のアナログ・デジタル混載LSI
6b Video ADC
8b low speed ADC;DAC
Digital Video filter
8b CPU
低電力 CMOS ADCの開発に成功したことで、デジタルフィルターや、マイコンなどのデジタル回路との混載が可能となり、ポータブルAV機器の小型化低コスト化に大きく貢献した。
System block diagram
A. Matsuzawa, “Low-Voltage and Low-Power Circuit Design for mixed Analog/Digital Systems in Portable Equipment,” IEEE Journal of Solid-State Circuits, Vol.29, No.4, pp.470-480, 1994.
東工大 松澤
この論文がローパワー技術のトリガーになった
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27
東工大 松澤
ムービーカメラのディジタル化に貢献
CMOS 8b ADCCMOS 8b 3ch DAC
1991
Digital handy VCR needs CMOS ADCs and DACs
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28
パイプライン型ADC
東工大 松澤
90年代から主流になったADCがパイプライン型ADCである。直並列型ADCは低電力であるが,高精度化が困難である。パイプライン型ADCは14ビット程度の高精度化を図ることができる。当初,比較期のオフセットへの要求が厳しかったので
使用されなかったが,極めて大きなオフセットでも構わない1.5bit冗長技術が開発されてから,大きく発展した。微細化によりCMOS増幅器やスイッチの性能がぐんぐん向上し,ADC性能も急速に進歩した。
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29パイプライン型ADC
比較器
入出力特性
パイプライン型ADCは折返し入出力特性を有しパイプライン動作でA/D変換を行う。
東工大 松澤
1st stage 2nd stage
Vref
Dout_1
Vin
Cf
Cs
Com
p.
DA
COP-
+
Dout_2
Cf
Cs
Com
p.
DA
C
OP-
+
1st out 2nd out
to next
Amplify mode Sample modeVref
-1
-0.75
-0.5
-0.25
0
0.25
0.5
0.75
1
-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1
1stage
-1
-0.75
-0.5
-0.25
0
0.25
0.5
0.75
1
-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1
2stage
1st out 2nd outSignal is folded
2
,0,2
2 refrefinout
VVVV
VDAC (+Vref, 0, -Vref)
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301bit パイプラインADCの動作と課題
信号を折れ返して転送することにより1ビットずつ変換を行う比較期のオフセットは0.1mV(12b)程度が要求され非実用的だった
-Vref
+Vref
-Vref
+Vref
1ビット目
0 1
X2入力信号
出力
信号
比較器出力
-Vref
+Vref
-Vref
+Vref
2ビット目
0 1 0 1
X2入力信号
出力
信号
比較器出力
-Vref
+Vref
X2
比較器のオフセット電圧
オーバーレンジにより変換値がクリップされる。
+Vref -Vref+Vref
入力信号変
換出
力
変換値がクリップ
正常値に戻る
東工大 松澤
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311.5ビット冗長構成の発明
-Vref +Vref
+Vref
-Vref
Vsig
Vout
+Vref/4-Vref/4
00 01 10
1.5ビット冗長構成の変換特性
比較器のオフセットで切り替わり点はずれる
A
B
利得が正確な場合A点とB点は値としてつながる
比較器のオフセットは補正可能OPアンプも同様
変換範囲の充分内側で折れ返す特性
冗長構成により比較器と増幅器のオフセット電圧は変換特性に影響を与えない。
比較器のオフセット
A点: MSB変換値は0 だが、大きなアナログ出力B点: アナログ出力は小さいが、MSB変換値は1である。
A点でのA/D変換値とB点でのA/D変換値は同じ
Lewis et al., JSSC '92Ginetti et al., JSSC '92
以後、この構成が主流となり、高速ADCはパイプライン型が主流となる。
東工大 松澤
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32パイプライン型ADCの精度と速度
106)( NdBG
Cs
Cf
+vref
-vref
vin
Vout
δ1
δ2
+vref
+vref-vref
-Vref/4 +Vref/4
時間
電圧
出力電圧
誤差電圧
t
inout e1V2V
t
inout eV2V
1) OPアンプ利得
70dB: 10b94dB: 14b
2) 容量ミスマッチ NCC
21
3) 熱雑音
CCC 1
容量ミスマッチがあるときの入出力特性
OPアンプ回路2
226
3 2ref
nt No
VkTvC
1.精度
2.速度
2
2218
ref
N
o VkTC
open cGBW Nf
0.1%: 10b0.006%: 14b
1GHz: 10b, 100MS/s10GHz: 10b: 1GS/s
GBW open
パイプライン型ADCの性能はOPアンプ周りの性能で決定される。
東工大 松澤
CMOSの微細化により急激に性能が向上,しかし,低電圧化に伴いOPアンプ性能が劣化近は以前ほどは使用されなくなった。
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33
CMOS超高速ADCの開発
東工大 松澤
DVDの記録信号を誤りなく読み出すために7bit 400MHz程度の超高速CMOSADCの開発が必要となった。
従来はバイポーラ技術が必要であったが,CMOS化にチャレンジした。高速化だけでなく低電力化,高精度化が同時に必要であった。
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34DVD再生用デジタル信号処理技術
Variable Gain Amp.
Analog Filter
A to DConverter
Digital FIR Filter
ViterbiError
Correction
ClockRecovery
Voltage ControlledOscillator
DataOut
Data In(Erroneous)
Analog circuit
Digital circuitPickup signal
DVD, HDD 7b, 400MS/s
DVDレコーダーはSNRが低く、誤り率が高い、そこで波形等価やエラー訂正などのデジタル信号処理が必要となった。しかしそれは7b, 400MHzという計測器なみのADCを必要とすることであった。
Data Out(No error)
東工大 松澤
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35超高速CMOSADCの開発
6b, 1GHz ADC2W,1.5um Bipolar
6b, 800MHz ADC400mW, 2mm2
0.25umCMOS
7b, 400MHz ADC50mW, 0.3mm2
0.18umCMOS
K. Sushihara and A. Matsuzawa, ISSCC 2000.
A. Matsuzawa, ISSCC 1991
当時、世界 高速のCMOS ADC
高速性を維持し、電力を1/8に下げた
91年当時、世界 高速の6b ADC
超高速ADCの民生機器応用にはCMOS化と低電力・低コスト化が不可欠であった
K. Sushihara and A. Matsuzawa, ISSCC 2002.
東工大 松澤
‘98 ‘00
‘99 ‘00‘01
‘01
我々の開発
1/10
変換周波数 (MHz)
消費
電力
/2
N(m
W)
200 500 1000 20000.1
1.0
10.0
他の開発
‘02
10mW/Gsps
1mW/Gsps
バイポーラ技術
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36ダイナミック比較器と補間動作の併用
Vrn-1 Vrn
CVn-1
Vn-1CVn
Outp
ut o
fPr
e-am
plifi
ers
Vn
N-1 N
Vrn-1 VrnVin
Vn-1CVn-1 VnCVn
Reference Resistor
mnVV)nm( n1n
mnCVCV)nm( n1n
1 2 3 4
Pre-Amplifiers
ComparatorLatches
with Interpolation
Circuits
0
MOSリニア領域でのコンダクタンスの加算性を用いて補間動作を実現ダイナミック動作のため、低電力。 精度限界は分散プリアンプで補償
thinthinp
thinthinp
VVLWVV
LWKG
VVLWVV
LWKG
22
11
2
22
11
1
2121
21
inininin nVVnmnVVnm,thenmn:
mnmW:Wif
T.B.Cho., et al., J.S.C., Vol.30,No.30, pp.166-172, Mar. 1995.
VSS
VDD
Vin1+
m2
m7
m9 m10
m3 m4m1
m5 m6
m8
m11 m12
Out+Out-
CLK
W1 W2 W1 W2
Vin2+ Vin1- Vin2-
東工大 松澤
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37DVD 用完全ワンチップアナ・デジ混載SoCの実現
PixelOperationProcessor
PixelOperationProcessor
IOProcessor
IOProcessor
AVDecode
Processor
AVDecode
Processor
Back -EndBack -End
SystemCont-roller
SystemCont-roller
CPU1CPU1CPU2CPU2
VCOVCO
ADCADC
Gm-CFilterGm-CFilter
PRMLRead
Channel
PRMLRead
ChannelServo DSPServo DSP
AnalogFront End
AnalogFront End
Front-EndFront-EndAnalog FE+Digital R/C
0.13um, Cu 6Layer, 24MTrOkamoto,…, A. Matsuzawa., ISSCC 2003, JSC 2003.
DVDシステムを完全にワンチップ化した世界初のアナ・デジ混載SoCを実現
東工大 松澤
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38アナ・デジ混載SoCの威力
’2000 Model’2003 Model
システム集積が可能なアナ・デジ混載SoCは機器の高性能化、簡素化、低コスト化に大いに寄与した。
DVD Recorderの例
東工大 松澤
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39
0
10
20
30
40
50
60
70
80
90
100
2002 2003 2004 2005 2006 2007 2008 2009 2010
CVシリーズ
DVシリーズ
RVシリーズ
5.0
4.0
3.0
2.0
1.0
0.0
6.0
7.0
8.0
9.0
10.0
生産
数(百
万個
)
年度
累計
生産
本数
(億
個)
平均生産数 5700万個/年累積生産本数 5.2億個 (9年)
0
100
200
300
400
500
2002 2003 2004 2005 2006 2007 2008 2009 2010
CVシリーズ
DVシリーズ
RVシリーズ
1000
販売
額(億
円)
年度
累計
販売
額(億
円)
2000
500
0
1500
2500平均販売額 280億円/年累計販売額 2500億円 (9年)
DVD用SoCの生産・販売
DVD用SoCは累積数量5.2億個,累積販売額2500億円に達した。
東工大 松澤
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40
SAR ADCの革新
東工大 松澤
SAR (逐次比較)ADCは1970年代から使用されてきたADCであるが,近年急速に性能を上げ
エネルギー消費を下げており,面積も小さいため現在の主流ADCとなっている。
容量のみで構成され,定常電流を流さないダイナミック動作により究極の低エネルギー動作が可能である。
CMOS微細化の恩恵を直接受け,低電圧動作も可能なため今後の主流の位置は揺らぎそうもない。
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41
0
0
0
0
BW, SNR とADCアーキテクチャ
)log(10)(143)( BWdBdBSNR
10k 100k 1M 10M 100M 1G40
60
80
100
120
SARPipeline
∆Σ
BW (Hz)
SN
R (d
B)
SAR ADC が主流,SNR が 70 dBよりも高い場合は 型BWが30MHzよりも広い場合はパイプライン型
SNR: Signal to Noise Ratio
BW: Bandwidth
東工大 松澤
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42ADCの変換エネルギー低減の進歩
0.1
1.0
10.0
100.0
1000.0
10000.0
2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016
FoM
(fJ/
conv
.-ste
p)
Year
10bit
12bit
1/1000 in 12 years
ADCの消費電力が大きく,機器開発のネックであったがここ15年は大幅に変換エネルギーが低下している
'2Ns
d
fPFoM
N’:有効ビット
(Jour)
1/1000
東工大 松澤
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43標本化回路の消費エネルギー
Signal
Switch Capacitor
Track Hold
NFSq
qVV
V 2
222
21212
NFS
qVV2
TCVn k21
21 2
標本化回路
雑音の電気エネルギー=熱エネルギー
CTVn
k2
量子化電圧
量子化雑音電力
22qn VV
2
22k12FS
N
VTC
C C
NFSS TCVE 22 2242 k
雑音のバランス
必要容量
消費エネルギー
ADCでは高いSNR(=低いノイズ電力)の実現には大きな容量が必要で,高いSNRを実現するには必然的に消費エネルギーは増大する
VFS:フルスケール電圧N:分解能
東工大 松澤
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44
1.E-01
1.E+00
1.E+01
1.E+02
1.E+03
1.E+04
1.E+05
1.E+06
1.E+07
10 20 30 40 50 60 70 80 90 100 110 120
P/f s
nyq
[pJ]
SNDR @ fin,hf [dB]
ISSCC 2016VLSI 2016ISSCC 1997-2015VLSI 1997-2015FOMW=5fJ/conv-stepFOMS=175dB
ADCの変換エネルギー
12b SAR ADC
変換エネルギーはSNRに比例する
(Con
vers
ion
ener
gy)
10192)(
10dBSNR
DE
理論限界?
現状
2.192.19 1010 SNRPPEn
sD
東工大 松澤
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45低エネルギーADC 設計の基本コンセプト
sDDd
LDD
stogle
IVPCVIf
CML 論理回路 通常の増幅器
VDD
Vi+ Vi-
Vo-
CL
RL
CL
RL
Vo+
Is
RO
CL
ViVo
VDD
CMOS 論理回路.
2DDLdd VfCfEP
CMOS論理回路のようなADCの実現をめざす
2DDLd VCE
1togle
o L
fR C
・高速動作でも低速動作でも回路は同じ・消費電力が,与えられた変換クロック周波数に自動的に比例する・クロックが止まったら電源電流は流れない
動作速度を上げるためには消費電流を増やさなければならない
動作速度を上げても消費エネルギーは増えない
東工大 松澤
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46逐次比較型 (SAR) ADC
Vin
Vref
ダイナミック型比較器 論理回路
スイッチ
容量
S11 S12 S13 S14 S15
S2
S0
2C
4C
8C
16C
16C
VrefVin
NA
C
Cα1
Cα
10 α
refsigx VαVV VxNA
標本化 2
21
refd CVE
SAR ADC は定常電流が流れないように構成することができる。
容量分圧による差電圧の発生
・抵抗を用いない・演算増幅器を用いない・定常電流を流さない
inCVQ
容量DAC (CDAC)
容量とダイナミック型回路により低エネルギーアナログ回路を実現
東工大 松澤
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47SAR ADC
Logic Comp CDAC
65nm CMOS 0.03mm2
SAR ADCは も単純かつ低消費電力で小面積なADCである。これをベースにして,高SNR化,広帯域化を図り,1つのADCコアで殆ど全ての用途に適合するようにしたい。
S. Lee, A. Matsuzawa, et al., SSDM 2013
東工大 松澤
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48直線性の向上
12
14
18
12
14
-4-2024
0 1024 2048 3072 4096
INL
[LSB
]
OUTPUT CODE
-4-2024
INL
[LSB
]
修正後
修正前
Capacitance mismatch CAL
Before
After
Floating capacitor CAL
-5-4-3-2-1012345
2048 2176 2304 2432 2560
INL[
LSB]
OUTPUT CODE
補正後
補正前AfterBefore
Split capacitor
Main CDAC
Comp.
Floating capacitance CALCapacitance mismatch CAL
12bit SAR
12bit
容量誤差や寄生容量による直線性劣化に対し,微小容量とデジタル補正回路を用いて直線性を向上させた
東工大 松澤
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49
Output
VDDCLK
Vin+
For CAL
Vin-
M1 M2
CL CL
ID ID
Dynamic amplifier Latch
ダイナミック型比較器の発明
N1a N1b
N2a N2b
N3a
N3b
N2
N1
N3a
N3b
VDD
GND
ダイナミック型比較器はCMOSロジックと同様貫通電流がゼロで動作する。 大4GHzの動作が可能だが,数Hzの低速でも動作する。ノイズが大きく10bit以上の高分解能化が困難であったが,低ノイズ回路の開発により12bitの高分解能化が可能となった。
M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 2008.
Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira Matsuzawa, "A 6bit, 7mW, 250fJ, 700MS/s Subranging ADC," A-SSCC, 5-3, pp. 141-144, Taiwan, Taipei, Nov. 2009.
この論文の引用件数は200件以上であり,現在のADC比較器の主流になった
東工大 松澤
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50ダイナミック型比較器のノイズ
6 7 8 9 10 11 12 13 140.1
1
10
100
1 103
1 104
1 105
CL(
fF),
Ec(f
J)
分解能 (bit)
CL
Ec
VDD=1V, Veff=0.2V
V n
ダイナミック型比較器の構成をラッチの前にCMOS増幅器を設けた構成にすることで,ノイズを低減させた。またノイズレベルが負荷容量でほぼ決定されることを見出し,ノイズと消費電力の 適化指針を導いた。
分解能と負荷容量CL,消費エネルギーEcos
eff
Lni V
VCkTv
2
A. Matsuzawa, ASICON 2009, pp. 218-221, Oct. 2009.
東工大 松澤
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51
0.5
0.6
0.7
0.8
0.91
2
3
50 60 70 80 90 100 200
MOM容量
MIM容量
Design rule (nm)
Den
sity
(fF/
um2 )
MIM容量の限界とMOM容量
MOM capacitor
MOM容量はMIM容量と違い微細化により容量密度が増加する。したがって,微細化プロセスを用いることで占有面積が小さくなり,距離が短縮されるので,高速化,低電力化を図ることができる。
MOM容量により,微細化とともに容量部の面積縮小が可能である
MOM容量:配線間容量
東工大 松澤
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52消費電力特性:スケーラブルPd
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
0 10 20 30 40 50 60 70 80
Pow
er d
issi
patio
n [m
W]
Sampling frequency [MHz]
1.2V1.0V0.8V
完全なダイナミック動作により,ADCの消費電力はCMOSロジックと同様動作周波数に比例する。低い変換周波数では超低電力化が可能。低い変換周波数では低電圧動作により,より低電力化が可能である。70MSpsの高速動作を実現。
50MSps: 2mW5MSps: 200uW500KSps: 20uW50KSps: 2uW5kSps: 0.2uW
S. Lee, A. Matsuzawa, et al., SSDM 2013
IoT時代に 適なADCである
東工大 松澤
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53SNRと信号帯域:スケーラブルSNR
50
60
70
80
90
0.1 1 10 100
SNR
[dB
]
BW [MHz]
SDCT SDSC VCO
135dB
143dB
150dB
ISSCC 2008-2013VLSI Symp. 2008-2012
SAR ADC w/ OVS
Interleaving
Over sampling
1V, 50MSps Operation
1
10
100
0.1 1 10 100BW [MHz]
SDCT SDSC VCOISSCC 2008-2013VLSI Symp. 2008-2012
This ADC
Over sampling Optimized
Pow
er d
issi
patio
n (m
W)
SNRは信号帯域が20MHzで62dB,デジタルフィルターで信号帯域を制限することでSNRを向上できる。高い信号帯域に対してはインターリーブで対応。消費電力はこれまでの通信用ADCに比べ 少。
東工大 松澤
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549b 64GS/s Interleaved SAR ADC
東工大 松澤
J. Cao, et al., (Broadcom), ISSCC 2017, S29.2
128タイムインターリーブSAR ADC (64GS/s)
0.5GHz
4GHz
64GS/s
この点のタイミング精度が重要
SAR ADCは面積が小さく,低電力なので超並列動作に向いている。時間をずらした動作により等価的に超高速動作を実現している。
光通信用
8×16=128個
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55SAR ADC
東工大 松澤
9bit SAR ADC 2nsで動作→1サイクル200psの動作速度
回路自体は普通のSAR ADCであるが,速度が速い
J. Cao, et al., (Broadcom), ISSCC 2017, S29.2
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56低エネルギー化への設計方針
トランジスタサイズ(um2)
0
5
10
15
20
25
0 0.2 0.4 0.6 0.8 1
0
50
100
150
200
250
300
350
オフセット
消費電力
ミス
マッ
チ電
圧(m
V)
Ec
(fJ)
Ec=50fJ3mV
消費エネルギーを低減するには容量を小さくする,つまり面積を小さくすればよいがミスマッチ電圧は増大する。そこで,デジタルアシスト技術を用いてミスマッチを下げる。
東工大 松澤
0.01
0.1
1
10
0.01 0.1 1 10
面積 (mm2)
FoM
(pJ/
conv
.ste
p)
面積が小さいほどエネルギー消費が少ない
ミスマッチを20mVから3mV以下に下げる必要
ミスマッチ電圧
消費エネルギー
トランジスタが小さいほどミスマッチは増大
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57RDACとCDACを用いた比較器のミスマッチ補償
Binary weighted capacitor array
Y. Asada, K. Yoshihara, T. Urano, M. Miyahara and A. Matsuzawa,
“A 6bit, 7mW, 250fJ, 700MS/s Sub-ranging ADC” A-SSCC, pp. 141-144, Nov. 2009.
東工大 松澤
RDAC方式 CDAC方式
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58デジタルミスマッチ補償の効果
13.7 mV のミスマッチ電圧を1.7mVに低減
Voffset
Voffset M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 2008.
東工大 松澤
デジタルアシスト技術はミスマッチ,直線性・歪補償に極めて有効であるが,ただしノイズは低減できない
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59面積比較
デジタルミスマッチ補償回路の面積比率は微細化とともに減少する今後ますます使い易くなる
Comprator CAP Array
Register 4b
5m
65 m
25 m 10 m 30 m
5m
85 m
Comprator
25 m 30 m 30 m
Register 4bDecorderMUX
4.5m
Comprator
30 m
120 mStrage Capacitor & Charge Pump
90 m
2.9m
41 m
UpDownCounter5b
22 m
Comprator &Cap Array
19 m
90 nm
40 nm
RDAC方式
CDAC方式
CDAC方式
東工大 松澤
チャージポンプ方式
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60
今後の ADC開発の展望
東工大 松澤
SAR ADCは小面積,低動作エネルギーで,インターリーブにより変換速度を数10GS/sにすることも可能だが,分解能はせいぜい12bit,SNRは70dBが妥当なところであり,それ以上の性能が必要な場合は SARをベースとして他の方式と組み合わせるハイブリッド型が注目されている。
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61ハイブリッド型ADC
∫ ∫
Vin
VR+VR-
制御回路
変換出力
比較器容量DAC
C/2 C/4
誤差信号
Vin
Vin
VR+VR-
VR+VR-
容量DAC
容量DAC
比較器
制御回路
変換出力 変換出力
比較器
制御回路
容量DAC
増幅器
制御回路
変換出力
比較器
DAC
積分器 積分器 SAR
SAR ADC
SAR Delta-Sigma ADC
SAR Pipeline ADC
高精度化
高速化
C/2 C/4
C/2 C/4 C/2 C/4
VR+VR-
SAR ADCをベースとしたハイブリッド型ADCが注目されている
東工大 松澤
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62SAR+Delta-Sigma ADC
Reset SamplingSAR Conversion Integration
東工大 松澤
Comparator
M. Miyahara & A. Matsuzawa, CICC 2017.
SARADCとDelta-Sigma ADCを組み合わせたハイブリッドADCを開発
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63
Phase: 1Vout = Vout_n-1
Phase: 1Vout = Vout_n-1V1 = A1VinV2 = A2Vout_n-1
東工大 松澤
世界初:OpAmpを用いない開ループの完全積分器
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64世界初:OpAmpを用いない開ループの完全積分器
Phase: 1Vout = Vout_n-1
Phase: 2Vout = Vout_n-1+Vin
Phase: 1Vout = Vout_n-1V1 = A1VinV2 = A2Vout_n-1
Phase: 2Vout = (Vout_n-1+V1+V2)/3A1=3, A2=2,
Vout = Vout_n-1+Vin
東工大 松澤
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65ダイナミックアンプの提案
• No DC current• Gain controllable 1.5x~4.5x, 5bit resolution
東工大 松澤
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66ダイナミックアンプの発明
東工大 松澤
(1) Pre-charge (2) Amplify (3) Stop & Hold
Vin1 Vin2
VDD
CL CL
gm
ID2
gm
Vin1 Vin2
CL CL
Vout1 Vout2 ID1Vout1 Vout2
CL
Vout1 Vout2
CL
Time
Volta
ge
(1) (2) (3)
Vout1
Vout2Vcom
TaVDD
∆Vout
J. Lin, M. Miyahara, and A. Matsuzawa,ISCAS, pp. 21-24, May 2011.
∆Vin=Vin2-Vin1
out m inI g V out a m in a
outL L L
I T g V TQVC C C
VDD/2
out DD
in eff
V VGV V
2d L DDE C V
出力の中間電圧を検知して電流を停止し,電圧を保持する定常電流が流れず,考えうる 小電力での増幅を実現容量によりノイズレベルが決まる
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67開ループ積分器と閉ループ積分器の比較
開ループ積分器とダイナミックアンプにより90%の消費電力削減が可能
0200400600800
100012001400160018002000
0 1 2 3 4 5 6 7 8 9 10
Aver
age
curr
ent (μA
)@10
MS/
s
Opamp recovery time (ns)
90%
50%Proposed
TelescopicOpamp
Folded cascodeOpamp
Proposed OpampDC Gain(V/V) 3 100# of unit 2 1IntegratorType Open Closed
IntegratorOutput noise 100μV RMS
Settling error - 1%Settling time 1.8nsClock Freq. 150MHzRecoverytime None 1 CLK
(6.7ns)
東工大 松澤
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68FFT スペクトラム
-140
-120
-100
-80
-60
-40
-20
0
1 10 100 1000 10000
No
rm
ali
zed
Po
wer [
dB
]
Frequency [kHz]
Without DEM
With DEM
Fs=10MS/s, Bandwidth = 250kHz, OSR=20, 10kHz input
BW=250kHz
SNR=84.2dBSFDR= 96.5dBSNDR=83.4dB
SNR=84.2 dBSFDR=96.5 dBSNDR=83.4dB
BW=250kHz
Without DEM
Without DEM
Fs=10MS/s, BW=250kHz, OSR=20, 10kHz input
Frequency [kHz]
1 10 100 1000 10000
0
-20
-40
-60
-80
-100
-110-120
-140
Nor
mal
ized
Pow
er [d
B]
東工大 松澤
84dBの高いSNDRを実現
(実測)
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69FOM比較
10
100
1000
10 100 1000 10000
Wal
den
FoM
[fJ
/con
v.]
Bandwidth [kHz]
This work
140.0
150.0
160.0
170.0
180.0
190.0
10 100 1000 10000
Schr
eier
FoM
[dB
]
Bandwidth [kHz]
This work
東工大 松澤
世界 高レベルのFoMと80dBを超えるDRを実現
BW 500kHz (Ts=1μs)で,DR=81dB (100μV) FoMs=171 (dB) Pd=500μW50kHz (Ts=10μs), DR=84dB (60μV) FoMs=172 (dB) Pd=55μW
ds P
BWDRFoM log10
BWPFoM ENOBd
W 22
DR: Dynamic RangeBW: Bandwidth
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70
∫ ∫
CMOSイメージセンサー用ADCの開発
東工大 松澤
CDAC
6b+shift
CDAC
Int. Int.
RST
DynamicComp.
Vin
Vref
Trig
LogicsControl
Oscillator
Dout
2
for SAR and S/H
Low power SAR ADC + low noise ADC
1b+overlap
2nd order incremental SAR+ADC
CMOSイメージセンサーの低ノイズ化を狙いに開発
A. Matsuzawa & M. Miyahara, IISW 2017.
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71ADCレイアウト20μm
770μm
CDAC COMP LOGIC VCO 1st Integrator 2nd Integrator
東工大 松澤
CIS用に20μm幅のADCのレイアウト
CDAC COMP LOGIC VCO
1st Integrator 2nd Integrator
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72ノイズ評価
東工大 松澤
MeasuredADC for CIS
SimulatedMeasuredGeneral purpose ADC [2]
[2] M. Miyahara, et al, CICC, April, 2017
オーバーサンプリング比を上げることで汎用ADCでは24μVCIS用ADCでは66μVを実現
66 V
24 V
Oversampling ratio, m
Noi
se v
olta
ge (μ
Vrm
s)
m=16
m=32m=64
m=128
1000
100
1010 100 1000
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73A/D変換技術の変遷のまとめ
• キーデバイス(ADC)の開発が新たな機器開発を促進
• 回路や変換方式は用途とその時点のデバイスから決定され,時代に適合したものが生き残る
• 今日は微細化・低電圧化に適した回路が求められる
• SNRは基本的に容量値とオーバーサンプリング比で決定される。速度は時定数と並列度で決定される。
• 重要技術:より簡素な回路に向かう
– 容量,スイッチ,トランスコンダクタンス,∆Σ変調,ダイナミック回路デジタルアシスト技術
• OPアンプレスの方向に向かっているが,増幅器は必要ダイナミックアンプやリングアンプの研究がなされるだろう
東工大 松澤
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74アナログ回路開発40年を振り返って
• 初にADC開発のテーマを与えられたことは幸運であった
– 初から世界トップ
– デジタル機器のためのアナログ技術
– 回路技術だけでなく変換アーキテクチャの面白さ
– ADCの開発で様々なデジタル機器を実現• 業務用デジタルビデオシステム,256QAM通信システム
HDTV,デジタルオシロ,デジタルカムコーダ,デジタルカメラ,DVD,etc
– 継続した研究開発。未だに強い要望• 用途の変化に応じて,要求性能が変化 未だにADC律則
• デバイスや微細化に伴い新たな課題
東工大 松澤
40年間,楽しまさせていただきました。ありがとうございました。