Tema 3: contenido
FC: Tema 3: Circuitos integrados combinacionales Diapositiva 1
1. Introducción.2. Semisumador y sumador total.3. Cuádruple sumador total. 4. Multiplexores.5. Aplicaciones de los multiplexores.6. Demultiplexores7. Codificadores.8. Decodificadores.9. Aplicaciones de los decodificadores.10.Comparadores.
Niveles de integración de los CI
Diapositiva 3
Los circuitos integrados (CI) pueden clasificarse dependiendo de la cantidad de puertas que contienen:
◊ SSI = small-scale integration (Hasta 100 puertas)
◊ MSI = medium-scale integration (Hasta 1.000 puertas)
◊ LSI = large-scale integration (Hasta 10.000 puertas)
◊ VLSI = very large-scale integration (Hasta de 100.000 puertas)
◊ ULSI = Ultra Large-scales integration(Hasta de 1.000.000 puertas)
◊ GLSI = Giga Large-scales integration(Mas de 1.000.000 puertas)
En este tema se introducen circuitos SSI como sumadores, multiplexores, decodificadores y codificadores, para implementar circuitos lógicos combinacionales de varias aplicaciones
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La ley de Moore
Diapositiva 4
◊ La Ley de Moore establece que cada 2 años, aproximadamente, se duplica el número de transistores en un microprocesador
Θ El 19 de abril de 1965, la revista Electronics publicó un documento elaborado por Gordon Moore (CEO de INTEL) en el que él anticipaba que la complejidad de los circuitos integrados se duplicaría cada año con una reducción de costo significativa
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Circuitos combinacionales
Diapositiva 5
◊ Hasta este tema hemos estado principalmente preocupados con los principios básicos del diseño de la lógica usando las puertas como nuestros elementos básicos para implementar circuitos combinacionales.
◊ En este tema se introduce el uso de los circuitos integrados más complejos (MSIs) en el diseño de la lógica. Los CI que se estudiarán son
∆ Sumadores∆ Multiplexores/Demultiplexores∆ Codificadores/Decodificadores∆ Comparadores
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MSI = medium-scale integration
El semisumador y el sumador total
La suma binariaEl semisumadorEl sumador total
Cuádruple sumador total
La suma binaria
Diapositiva 7
◊ Para sumar números binarios se puede utilizar casi el mismo sistema que para sumar en el sistema decimal. Es decir, se ponen los números en dos filas, alineados a la derecha, tal y como se hace para sumar números de varios cifras.
◊ A continuación, también se inicia la suma desde la derecha y hacia la izquierda usando esta tabla de adición indicada y llevando el acarreo a la siguiente posición
1
1
1
1 0
0
01
11
11
00
1
A B Suma0 0 00 1 11 0 11 1 10
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El semisumador de 1 bit
Diapositiva 8
◊ Un semi-sumador (SS) es un circuito lógico integrado en el que ingresan dos dígitos binarios de un bit en sus entradas y genera dos dígitos binarios en sus salidas: un bit de suma y un bit de acarreo.
SSA ΣB Cout
A B Sum Cout
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Suma
AcarreoBits de entrada
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El semisumador de 1 bitImplementación
Diapositiva 9
AB
Cout= AB
Σ=A⊕BA B Sum Cout
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Sum=Σ=A’B+AB’ =A⊕BCout=AB
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El semisumador total de 1 bit
Diapositiva 10
◊ El sumador total o completo es un circuito similar al semisumador cuya única diferencia es que tiene un acarreo de entrada a diferencia del semi-sumador.
STA ΣB Cout
Cin
A B Cin Sum Cout
0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1
Suma
Acarreo de salidaBits de entrada
Acarreo de entrada
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El sumador total de 1 bitImplementación
Diapositiva 11
◊ Para sumar el acarreo de entrada (Cin) a los bits de entrada, hay que aplicar de nuevo la operación OR-exclusiva.
AB
Cout
Σ=A⊕B⊕CCin
A B Cin Sum Cout
m0 0 0 0 0 0
m1 0 0 1 1 0
m2 0 1 0 1 0
m3 0 1 1 0 1
m4 1 0 0 1 0
m5 1 0 1 0 1
m6 1 1 0 0 1
m7 1 1 1 1 1 Sum = Σ = A ⊕ B ⊕ Cin
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Cout= A.B + (B⊕A).Cin =G +P Cin
El sumador total de 1 bitImplementación mediante semi-sumadores
Diapositiva 12
AB
Cout
Σ=(A⊕B)⊕CinCin
Sum = Σ = A ⊕ B ⊕ Cin
Cout=A.B + (B⊕A).Cin =G +P Cin
A⊕B
AB
(A⊕B)Cin
SSA ΣB Cout
SSA ΣB Cout
Cin
AB
Cout
Σ=(A⊕B)⊕Cin
Término Generación del acarreoTérmino Propagación del acarreo
Sumadores en paraleloAcarreo serie
Diapositiva 13
◊ Para sumar dos números binarios con mas de un bit, se necesita un sumador completo por cada bit que tengan los números que se quieren sumar. Θ Así, para números de dos bits se necesitan dos sumadores. Para números de cuatro
bits hacen falta cuatro sumadores, y así sucesivamenteΘ Cada sumador completo realiza una suma y genera un acarreo que se le transmite al
sumador siguiente
A B Cin
STCout Σ
A2A1
+B2B1
Σ3Σ2Σ1
A B Cin
STCout Σ
B1A1B2A2
Σ1Σ2Σ3
se puede usar un semi-sumador para la posición menos significativa
El acarreo se transmite al sumador siguiente generando un retardo
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Sumadores en paraleloAcarreo paralelo (anticipado)
Diapositiva 14
◊ El acarreo anticipado se logra mediante la generación de todos los bits de acarreo en el mismo proceso de calculo de las sumas parciales, evitando recorrer las etapas sumadoras para dar el resultadoΘ Para ello se definen dos funciones lógicas G y P: Θ La función G informa de que en la etapa i se ha producido un acarreo. La función P informa
que un acarreo de etapa anterior será propagado
Generador de acarreo = Gi = AiBi; Propagador del acarreo = Pi = Ai + Bi
Luego el acarreo siguiente será: Ci+1 = Gi + Pi Ci
Etapa 0: C1 = G0 + P0 C0
Etapa 1: C2 = G1 + P1 C1 = G1 + P1 (G0 + P0 C0) = G1 + P1 G0 + P1 P0 C0
Etapa 2: C3 = G2 + P2 C2 = G2 + P2 (G1 + P1 G0 + P1 P0 C0) =
= G2 + P2 G1 + P2 P1 G0 + P2 P1 P0 C0
Etapa n: Cn+1 = Gn + Pn Gn-1 + Pn Pn-1 Gn-2 +...+ Pn...P1 G0 + Pn...P0 C0
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Sumadores en paraleloAcarreo paralelo (anticipado)
Diapositiva 15
A B Cin
STCout Σ
Σ0
A B Cin
STCout Σ
B0A0B1A1
Σ1
C1
A B Cin
STCout Σ
B2A2
Σ2Σ3
C2
Etapa 0: C1 = G0 + P0 C0
Etapa 1: C2 = G1 + P1 C1 = G1 + P1 (G0 + P0 C0) = G1 + P1 G0 + P1 P0 C0
Gi = AiBiPi = Ai + Bi
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Sumadores en serie
Diapositiva 16
◊ El sumador en serie consiste en un solo sumador total que realiza la suma de dos bits, mas el acarreo procedente de la suma de dos bits de peso inferior.Θ Para ello, posee un biestable que memoriza el acarreoΘ A este circuito hay que añadirle registros para almacenar los operandos y el resultado
Σ
A ΣB Cout
Cin
0 0 1 1 0 1 0 1 00 0 1 0 1 1 1 0 0
Biestable
0 1 1 0 0 0 1 1 0
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Reg. de desplazamiento
Ck
Ck
Ck
Ck
Ck
El sumador de 4 bitsCuádruple sumador total
Diapositiva 17
◊ El sumador de cuatro bits, o cuartetos o nibbles, suma dos números de 4 bits. Θ Su interés se debe a que
puede sumar cifras en hexadecimal ya que estas se pueden representar con un cuarteto
Θ Los bits menos significativos tienen subíndice “0” (LSB) y los más significativos son los de subíndice “3” (MSB)
A3 A2 A1 A0B3 B2 B1 B0
∑3 ∑2 ∑1 ∑0
CinCout
LSBLSBMSB MSB
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El sumador de 4 bitsEjemplo de aplicación
Diapositiva 18
Dados los números A (a2,a1,a0) y B (b2,b1,b0), implementar un circuito que realice la operación aritmética A + (2 ● B) + 1.
A3 A2 A1 A0B3 B2 B1 B0
∑3 ∑2 ∑1 ∑0
CinCout “1”
a2 a1 a0b2 b1 b0 0
2B
Si un número binario se le desplaza un lugar a la izquierda y se le introduce un cero por la derecha, el resultado es el
número multiplicado por dos
R3R2 R1 R0 R4 FC: Tema 3: Circuitos integrados combinacionales
“0”
Concepto de multiplexor
Diapositiva 20
◊ Un multiplexor o selector de datos es un CI que tiene un grupo de entradas de datos, un grupo de entradas de control y una salida. Las entradas de control se utilizan para seleccionar una de las entradas de datos y conectarla a la única salida. Θ De esta forma se puede dirigir la información digital procedente de diversas fuentes a una
única línea para ser transmitida a un destino común. Θ En otras palabras, un MUX actúa como un conmutador que selecciona una de las entradas de
datos (I0 o I1) y la transmite a la salida
MUX2-a-1
I0
I1
ZI0
I1
Z
AA
Z = A′I0 + AI1
Ξ
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El multiplexor 2-a-1Implementación con puertas
Diapositiva 21
◊ El MUX de 2-a-1 es un multiplexor de dos canales de entrada
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MUX2-a-1
I0
I1
Z
A
Z = A′I0+ AI1
I0
I1
A’
A
ZΞ
El multiplexor 4-a-1
Diapositiva 22
◊ FUNCIONAMIENTO: Si aplicamos un 0 binario (S1 = 0 y S0 = 0) a las líneas de selección de datos, los datos de la entrada D0 aparecerán en la línea de datos de salida. Si aplicamos un 1 binario (S1 = 0 y S0 = 1), los datos de la entrada D1 aparecerán en la salida de datos. Si se aplica un 2 binario (S1 = 1 y S0 = 0), obtendremos en la salida los datos de D2. Si aplicamos un 3 binario (S1 = 1 y S0 = 1), los datos de D3 serán conmutados a la línea de salida.
S1 S0 Z
0 0 D0
0 1 D1
1 0 D2
1 1 D3
MUX4-a-1
D0
D2
Z
S1
D1
D3
S0Z = S1’S0’D0+S1S0’D1+S1’S0D2+S1S0D3
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El multiplexor 4-a-1Con entrada de habilitacion
Diapositiva 23
◊ Los multiplexores comerciales están dotados de una entrada de habilitación (enable). Un nivel BAJO en la misma permite que los datos de entrada seleccionados pasen a la salida.
E S1 S0 Z
1 X X 0
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
MUX4-a-1
D0
D2
Z
S1
D1
D3
S0 Z = E’(S1’S0’D0+S1S0’D1+S1’S0D2+S1S0D3)
E
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Implementación de funciones con MUX (1)
Diapositiva 25
◊ Una aplicación muy útil de los multiplexores/selectores de datos consiste en la implementación de funciones lógicas combinacionales en forma de suma de productos. De esta manera, el MUX puede reemplazar puertas lógicas discretas, puede reducir el número de circuitos integrados y facilitar que los cambios en el diseño sean mucho más sencillos
Θ La forma más simple de implementar una función con un multiplexor es utilizar uno que tenga el mismo número de entradas de selección que variables de entrada de la función a implementar. Así, para una función con tres variables de entrada (aridad 3), utilizaríamos un multiplexor con tres entradas de selección, es decir, un multiplexor de 8 a 1 (ver ejemplo)
C B A Fm0m1m2m3m4m5m6m7
0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1
10011011
MUX8-a-1
01234567
02 1
F=ΣCBA (0,3,4,6,7)
CBA
“1” “0”
Se conectan las variables de la función a la selección de líneas
Se pone la entrada de datos
a “1” si es un minitermino y a “0” lo contrario
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Implementación de funciones con MUX multiplexores con menor aridad que la función
Diapositiva 26
◊ Supongamos que un MUX tiene una entrada de selección (p.e.2) menor que el número de variables de la función (3). En este caso se procede de la forma siguiente:
Θ Se expresa la salida como función de las variables de entrada de menor peso, obteniendo la tabla reducida para implementarla utilizando el MUX con menos entradas.
Θ A continuación se procede como en la diapositiva anterior
C B A F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1
01011011
C B F0 00 11 01 1
AAA’1
MUX4-a-1
A
A’Z
C
A
“1”
B
A
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tabla reducida
Concepto de demultiplexor
Diapositiva 28
◊ El demultiplexor (abreviadamente DEMUX) es un CI que realiza la función contraria del multiplexor: Toma datos de una línea y los distribuye a un determinado número de líneas de salida.
Z0=A’II
A
IZ0
Z1
A
DEMUX1-a-2
Z1=AIΞ
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El Demultiplexor 1-a-4
Diapositiva 29
◊ La Figura muestra un circuito demultiplexor (DEMUX) de 1-línea a 4-líneas. Θ Las dos líneas de selección de datos activan únicamente una puerta de salida y los datos que
aparecen en la línea de entrada de datos pasarán a través de la puerta de salida seleccionada
S1 S0 D0 D1 D2 D3
0 0 I 0 0 0
0 1 0 I 0 0
1 0 0 0 I 0
1 1 0 0 0 I
DEMUX1-a-4
D0
D2
I
S1
D1
D3
S0
D0 =S1’S0’I ; D1=S1S0’I ; D2=S1’S0I ; D3=S1S0I
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Aplicación del MUX a las comunicaciones (1/2)
Diapositiva 30
◊ En las comunicaciones, el multiplexor se utiliza como dispositivo que puede recibir varias entradas de datos y transmitirlas por un único medio de transmissión. Θ De esta forma se soluciona el problema de la conexión de múltiples sitios entre síΘ Para ello el medio de transmisión es asignado a cada canal durante una pequeña fracción del
tiempo total (slot).
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Aplicación del MUX a las comunicaciones (2/2)
Diapositiva 31
◊ La multiplexación en el tiempo se llama TDM y consiste en un proceso digital que permite a varias conexiones compartir un medio de transmisiónΘ Cada conexión ocupa una porción de tiempo fija del enlace
A3
B3
C3
A2
C2
A1
B1
A2 C2C3A3 B3 A1 B1
MU
XMU
X
Slot α Slot β Slot γ
Slot α Slot β Slot γSlot α Slot β Slot γ
Sincronización
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Decodificadores y codificadores
ConceptoCombinación de decodificadores
TiposDecodificador BCD a 7-segmentos
Implementación de funcionesCodificadores
El decodificador
Eiapositiva 33
◊ Un decodificador es un circuito combinacional que decodifica la información binaria de entrada (código) de n bits, en una salida única de las 2n disponiblesΘ El decodificador de la figura convierte un código binario natural de 2 bits a código
“uno entre cuatro”
d0
d2
d1
d3
X
Y Decodificador2x4
x y d0 d1 d2 d3
0 0 1 0 0 00 1 0 1 0 01 0 0 0 1 01 1 0 0 0 1
d0 = x’y’ = m0d1 = x’y = m3d2 = xy’ = m2d3 = xy = m3
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Combinación de decodificadores
Eiapositiva 34
d0
d2
d1
d3
Decodificador2x4
d4
d6
d5
d7
Decodificador2x4
XY
e
e
Z
Z Y X Salidaactiva
0 0 0 d0
0 0 1 d1
0 1 0 d2
0 1 1 d3
1 0 0 d4
1 0 1 d5
1 1 0 d6
1 1 1 d7
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Tipos de decodificadores
Diapositiva 35
Decodificadores
Decimales:cuatro entradas y diez salidas. De BCD decimal a “uno entre 10”
Hexadecimal: cuatro entradas y dieciséis salidas. De binario natural a “uno entre 16”.
7-segmentos: pasa de BCD natural a su visualización en un display de 7 segmentos
Otros: Gray, ASCII, EBCDIC, etc
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Decodificador BCD a 7 segmentos
Diapositiva 36
◊ El decodificador BCD a 7-segmentos acepta el código BCD en sus entradas y proporciona salidas capaces de excitar un display de 7-segmentos para generar un dígito decimal
BCD/7-seg
XYZXCó
digo
BCD
a b c d e f g
Display 7-segmentos
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Código 7-segmentos
DecodificadorImplementación de funciones: sumador total
Diapositiva 37
◊ Al igual que ocurre con el MUX, el decodificador puede usarse como un bloque básico para implementar funcionesΘ Para ello hay que ver el DECODIFICADOR como un elemento que proporciona 2n
minitérminos (siendo n el número de entradas)Θ Junto al decodificador se pueden usar puertas OR, si la función a realizar se expresa
como suma de productos (minitérminos)
Decoder8x3
XYZ
0
1
2
3
4
5
6
7
C = xy + xz + yz = Σ(3, 5, 6, 7)
S = x ⊕ y ⊕ z = Σ(1, 2, 4, 7)
m1
m2
m3
m4
m5
m6
m7
El codificador
Diapositiva 38
◊ Un codificador es un circuito combinacional con 2N entradas y N salidas, cuya misión es presentar en la salida el código binario correspondiente a la entrada activada
Θ El codificador realiza la operación inversa de un decodificadorΘ En la figura se presenta un codificador decimal a binario
Codificador8x3
Solo una entrada activa
E0 E1 E2 E3 E4 E5 E6 E7 S2 S1 S0
00000001
00000010
00000100
00001000
00010000
00100000
01000000
10000000
11110000
11001100
10101010
E0
E2
E1
E3
E4
E6
E5
E7
S0
S1
S2
Código
El codificador con prioridad
Diapositiva 39
◊ Un codificador con prioridad es aquél en el que existiendo más de una señal de entrada activa, la salida codificada es la de mayor valor decimal
Codificador8x3
Mas de una entrada activa
E0
E2
E1
E3
E4
E6
E5
E7
S0
S1
S2
Si E1=1 el valor codificado es 001 independientemente del valor
tomado por E0 porque tiene mayor prioridad o valor numérico
E0 E1 E2 E3 E4 E5 E6 E7 S2 S1 S0
XXXXXXX1
XXXXXX10
XXXXX100
XXXX1000
XXX10000
XX100000
X1000000
10000000
11110000
11001100
10101010
El comparador
Diapositiva 41
◊ Un comparador es un circuito combinacional que indica si la relación entre dos entradas binarias A y B son: A igual B, A mayor que B o A menor que B.
a3a2a1a0b3b2b1b0
GEL
A>BA=BA<B
A3A2A1A0B3B2B1B0
100010001
Sí A < BSí A = BSí A > B
LEG
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Diseño de un comparador de 1 bit
Diapositiva 42
ab
GEL
A>BA=BA<B
AB
A B G E L
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
G = AiBi
E = Ai ⊕ Bi
L = AiBi
A
B’
A’B
E
G
L
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Extensión de los comparadores
Diapositiva 43
◊ Comparador de 8 bits constituido mediante comparadores de 4 bits
a3a2a1a0b3b2b1b0
GEL
B7B6B5B4
A7A6A5A4
a3a2a1a0b3b2b1b0
GEL
A>BA=BA<B
a3a2a1a0b3b2b1b0
GELB3
B2B1
A3A2A1
B0
A0“0”
“0”
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