CV-52001-2.0
© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr
Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統2012 年 6月
June 2012CV-52001-2.0
1. Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・
ロジック・モジュール
この章では、Cyclone® V コア・ファブリック内のロジック・アレイ・ブロック(LAB)の機能を説明します。
LAB は、ロジック・ファンクション、演算ファンクション、およびレジスタ・ファ
ンクションを実装するためにコンフィギュレーションできるアダプティブ・ロジッ
ク・モジュール(ALM)として知られる基本的なビルディング・ブロックで構成さ
れています。
Cyclone V デバイス内の使用可能な LAB のうち 4 分の 1 をメモリ LAB(MLAB)として
使用することができます。
Quartus® II ソフトウェアおよび他のサポートされたサードパーティ合成ツールは、
LPM(Library of Parameterized Modules)などのパラメータ化されたファンクションと
併用することによって、カウンタ、加算器、減算器、および演算ファンクションな
どの一般的なファンクションに対して適切なモードを自動的に選択します。
この章は、以下のセクションで構成されています。
■ 「LAB」
■ 1–9 ページの「ALM 動作モード」
A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.
合
Feedback Subscribe
ISO 9001:2008 Registered
1‒2 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールLAB
LABLAB は、ロジック・リソースのグループで構成されているコンフィギュレーション
可能なロジック・ブロックです。各 LAB には、LE にコントロール信号をドライブす
るための専用ロジックが内蔵されています。
MLAB は LAB のスーパーセットで、LAB の機能をすべて備えています。
図 1–1 に、LAB インタコネクトを持っている Cyclone V の LAB および MLAB の構造の
概要を示します。
図1‒1. Cyclone V デバイス内の LAB構造およびインタコネクトの概要
図 1–1 の注:
(1) 隣接する ALB、メモリ・ブロック、ディジタル信号処理(DSP)ブロック、または I/O エレメント(IOE)出力に接続します。
Fast local interconnect is drivenfrom either sides by column interconnect
and LABs, and from above by row interconnect
Column interconnects ofvariable speed and length
Row interconnects ofvariable speed and length
MLABLABLocal interconnect
ALMs
C2/C4 C12
R14
R3/R6
Direct linkinterconnect fromadjacent block (1)
Direct linkinterconnect toadjacent block
Direct linkinterconnect toadjacent block
Direct linkinterconnect fromadjacent block
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒3LAB
MLABMLAB は、最大 640 ビットのシンプル・デュアル・ポート SRAM をサポートします。
MLAB の各 ALM を 32 x 2 のメモリ・ブロックとしてコンフィギュレーションすると、
32 x 20 のシンプル・デュアル・ポート SRAM ブロックをコンフィギュレーションで
きます。
図 1–2 に、LAB および MLAB のトポロジーを示します。
図1‒2. Cyclone V デバイスの LAB およびMLAB の構造
図 1–2 の注:
(1) MLAB ALM を通常の LAB ALM として使用するか、またはデュアル・ポート SRAM としてコンフィギュレーションできます。
MLAB LAB
LUT-based-32 x 2Simple dual port SRAM
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
ALM
ALM
ALM
ALM
ALM
ALM
ALM
ALM
ALM
ALM
LAB Control Block LAB Control Block
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
LUT-based-32 x 2Simple dual port SRAM
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒4 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールLAB
インタコネクト各 LAB は高速ローカル・インタコネクトとダイレクト・リンク・インタコネクトを
介して、30 個の ALM をドライブすることができます。ALM は与えられた任意の LAB内にあり、10 個の ALM が隣接する各 LAB 内にあります。
ローカル・インタコネクトは、同一 LAB 内のカラムとロウのインタコネクトおよび
ALM 出力を使用して、同一 LAB 内の ALM をドライブすることができます。
ダイレクト・リンク接続を通して、左側または右側の隣接 LAB、MLAB、M10K ブ
ロック、あるいは DSP ブロックが LAB のローカル・インタコネクトをドライブする
こともできます。
このダイレクト・リンク接続機能では、ロウおよびカラム・インタコネクトの使用
を最小限に抑えるため、さらに高い性能と柔軟性を提供します。
図 1–3 に、LAB の高速ローカル・インタコネクトおよびダイレクト・リンク・イン
タコネクトを示します。
図1‒3. Cyclone V デバイスのダイレクト・リンク・インタコネクトおよび高速ローカル・インタコネクト
MLAB
ALMs ALMs
LAB
Fast localinterconnect
Direct link interconnect fromright LAB, memory block,DSP block, or IOE output
Direct link interconnect fromleft LAB, memory block,DSP block, or IOE output
Direct link interconnect to left
Direct link interconnect to right
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒5LAB
LAB コントロール信号各 LAB には、ALM にコントロール信号をドライブするための専用ロジックが内蔵さ
れており、2 本の固有のクロック・ソースおよび 3 本のクロック・イネーブル信号が
あります。
LAB コントロール・ブロックは、2 本のクロック・ソースと 3 本のクロック・イネー
ブル信号を使用して、最大 3 本のクロックを生成します。各クロック信号とクロッ
ク・イネーブル信号はリンクされています。
クロック・イネーブル信号がデアサートされると、対応する LAB ワイドのクロック
信号はオフになります。
図 1–4 に、LAB のクロック・ソースおよびクロック・イネーブル信号を示します。
図1‒4. Cyclone V デバイスの LAB ワイド・コントロール信号(1)
図 1–4 の注:
(1) 詳しくは、1–8 ページの 図 1–6 を参照してください。
Dedicated Row LAB Clocks
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
labclk2 syncload
labclkena0or asyncloador labpreset
labclk0 labclk1 labclr1
labclkena1 labclkena2 labclr0 synclr
6
6
6
There are two uniqueclock signals per LAB.
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒6 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールLAB
ALM レジスタ1 個の ALM には、2 個のプログラマブル・レジスタが含まれています。各レジスタ
には、データ、クロック、同期 / 非同期クリア、および同期ロード・ファンクション
があります。
グローバル信号、汎用 I/O ピン、または任意の内部ロジックで、ALM レジスタのク
ロック・コントロール信号とクリア・コントロール信号をドライブすることができ
ます。
GPIO ピンまたは内部ロジックでクロック・イネーブル信号をドライブします。
組み合わせファンクションを実現するときには、レジスタがバイパスされ、ルック
アップ・テーブル(LUT)の出力が ALM の出力を直接ドライブします。
図 1–5 に、Cyclone V ALM の上位レベルのブロック図を示します。
1 Quartus II ソフトウェアは、最適化されたパフォーマンス用に ALM を自動的にコン
フィギュレーションします。
図1‒5. Cyclone V ALM の上位レベルのブロック図
datac
datad
datae1
dataf1
adder1
datae0
dataf0
dataa
datab
carry_in
carry_out
Combinational/Memory ALUT0
6-Input LUT
6-Input LUT
shared_arith_out
shared_arith_in
Combinational/Memory ALUT1
adder0
reg_chain_in
D Q
reg0
labclk
D Q
reg1
D Q
reg2
D Q
reg3
reg_chain_out
To general orlocal routing
To general orlocal routing
To general orlocal routing
To general orlocal routing
To general orlocal routing
To general orlocal routing
To general orlocal routing
To general orlocal routing
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒7LAB
ALM 出力LUT、加算器、またはレジスタ出力は、ALM 出力をドライブできます。出力のセット
には、一般配線出力およびレジスタ・チェイン出力の 2 種類があります。
出力ドライバの各セットについて、2 本の ALM 出力がカラム、ロウ、またはダイレ
クト・リンク配線接続をドライブでき、これらの ALM 出力の 1 本はローカル・イン
タコネクト・リソースもドライブできます。レジスタが出力をドライブしていると
き、LUT または加算器は別の出力をドライブすることができます。
レジスタ・パッキングは、別のレジスタおよび組み合わせロジックをシングル ALMにパッキングできるようにすることで、デバイスの稼働率を向上させます。フィッ
ティングを向上させる別のメカニズムは、レジスタ出力を同じ ALM のルックアッ
プ・テーブル(LUT)にフィードバックさせて、レジスタを自身のファンアウト LUTとパッキングできるようにする、というものです。また、ALM はラッチされた出力
およびラッチされていない出力の両方の LUT 出力または加算器出力もドライブ・ア
ウト可能です。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒8 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールLAB
図 1–6 に、ALM 内のすべての接続の詳細図を示します。
図1‒6. Cyclone V デバイスの ALM 接続の詳細
reg_chain_in
D Q
CLR
D Q
CLR
row, columndirect link routing
D Q
CLRrow, columndirect link routing
local interconnect
row, columndirect link routing
row, columndirect link routing
local interconnect
reg_chain_out
D Q
CLR
carry_out
GND
VCC
aclr[1:0]sclr
syncload
clk[2:0]carry_in
+
shared_arith_out
shared_arith_in
4-InputLUT
4-InputLUT
3-InputLUT
3-InputLUT
3-InputLUT
3-InputLUT
+
dataf0
datae0
dataadatab
datac1
datae1
dataf1
datac0
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒9ALM 動作モード
ALM 動作モードCyclone V ALM は、次の任意のモードで動作することができます。
■ ノーマル・モード
■ 拡張 LUT モード
■ 演算モード
■ 共有演算モード
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒10 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールALM動作モード
ノーマル・モードLAB ローカル・インタコネクトからの最大 8 本のデータ入力が組み合わせロジック
の入力になります。ノーマル・モードでは、1 個の Cyclone V ALM で 2 つのファンク
ション、または 1 個の ALM で最大 6 本の入力を持つ 1 つのファンクションを実装で
きます。
ALM は、完全に独立したファンクションの特定の組み合わせおよび共通の入力を持
つファンクションの様々な組み合わせをサポートできます。
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒11ALM 動作モード
拡張 LUTモードこのモードでは、7 入力ファンクションがラッチされない場合は、未使用の 8 番目の
入力をレジスタ・パッキングに使用できます。
1 図 1–7に示すテンプレートに適合するファンクションは、Verilog HDLまたはVHDLコー
ドの「if-else」文として、デザインで自然に生じます。
図 1–7 に、拡張 LUT モードを使用してサポートされる 7 入力ファンクションのテン
プレートを示します。
図1‒7. Cyclone V デバイスの拡張 LUT モードでサポートされる 7入力ファンクションのテンプレート
datae0
combout0
5-InputLUT
5-InputLUT
datacdataadatabdataddataf0
datae1
dataf1
D QTo gener al orlocal routing
To gener al orlocal routing
reg0
This input is availablefor register packing.
(1)
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒12 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールALM動作モード
演算モード演算モードの ALM は、2 個の専用全加算器と共に 2 個の 4 入力 LUT を 2 組使用しま
す。
専用加算器によって LUT が加算器前ロジックを実行できるため、各加算器は 2 つの
4 入力ファンクションの出力を加算することができます。
ALM は、組み合わせロジックの出力と加算器のキャリ出力の同時使用をサポートし
ます。この動作では、加算器の出力は無視されます。
加算器と組み合わせロジックの出力を併用すると、このモードを使用できるファン
クションのリソースが最大 50% 節約されます。
図 1–8 に、演算モードの ALM を示します。
図1‒8. Cyclone V デバイスの演算モードでの ALM
datae0
carry_in
carry_out
dataadatabdatac
dataddatae1
To general orlocal routing
D Q
reg2
To general orlocal routing
4-InputLUT
4-InputLUT
4-InputLUT
4-InputLUT
adder1
dataf0
dataf1
To general orlocal routing
D Q
reg0
To general orlocal routing
adder0
D Q
reg1
To general orlocal routing
To general orlocal routing
D Q
reg3
To general orlocal routing
To general orlocal routing
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒13ALM 動作モード
キャリー・チェイン演算モードまたは共有演算モードにおいて、キャリー・チェインは、専用加算器間
でのキャリー・ファンクションを高速化します。
Cyclone V デバイスの 2 ビット・キャリー選択機能は、ALM 内でキャリー・チェイン
の伝播遅延を半減します。キャリー・チェインは、LAB 内の最初の ALM または 5 番
目の ALM から開始できます。最後のキャリー・アウト信号は ALM に接続され、そこ
でローカル、ロウ、カラムのいずれかのインタコネクトに供給されます。
高ファンイン演算ファンクションが実装されたときにデバイス内の 1 つの小さな領
域で配線が密集するのを防ぐために、LAB は次の LAB に接続する前に LAB の上半分
または下半分のいずれかのみを使用するキャリー・チェインをサポートできます。
これにより、LAB 内の ALM の別の半分をノーマル・モードでより幅の狭いファンイ
ン・ファンクションの実装に使用できます。最初の LAB 内の上位 5 個の ALM を使用
するキャリー・チェインは、カラム内で次の LAB 内の ALM の上半分に取り込みま
す。最初の LAB 内の下位 5 個の ALM を使用するキャリー・チェインは、カラム内で
次の LAB 内の ALM の下半分に取り込みます。LAB カラムの上半分および MLAB カラ
ムの下半分をバイパスすることができます。
Quartus II Compiler は、複数の LAB を自動的にリンクさせることにより、20 個(演算
モードまたは共有演算モードでは 10 個)を超える ALM で構成される長いキャリー・
チェインを作成します。フィッティング機能を強化するため、長いキャリー・チェ
インは垂直に並べ、TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速
化することができます。キャリー・チェインはカラム全体に延長できます。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒14 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールALM動作モード
共有演算モード共有演算モードでは、ALM で 3 入力加算を実装できます。
このモードは、4 入力 LUT で ALM をコンフィギュレーションします。各 LUT は、3本の入力の和または 3 本の入力のキャリーのいずれかを計算します。キャリー計算
の出力は、共有演算チェインと呼ばれる専用の接続を使用して、次の加算器に供給
されます。
図 1–9 に、この機能を使用した ALM を示します。
図1‒9. Cyclone V デバイスの共有演算チェイン・モードでの ALM
datae0
carry_in
shared_arith_in
shared_arith_out
carry_out
dataadatabdatac
dataddatae1
4-InputLUT
4-InputLUT
4-InputLUT
4-InputLUT
labclk
To general orlocal routing
D Q
reg0
To general orlocal routing
D Q
reg1
To general orlocal routing
To general orlocal routing
To general orlocal routing
D Q
reg2
To general orlocal routing
D Q
reg3
To general orlocal routing
To general orlocal routing
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 1 章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1‒15ALM 動作モード
共有演算チェイン拡張演算モードで使用可能な共有演算チェインは、ALM による 3 入力加算器の実装
を可能にします。これにより、大きな加算器ツリーまたは相関器ファンクションを
実装するのに必要なリソースが大幅に削減されます。
キャリー・チェインと同様に、LAB カラムは 1 つおきに共有演算チェインも上半
分または下半分をバイパス可能です。この機能により、共有演算チェインを LAB 内
の ALM の半分でカスケード接続し、別の半分を幅の狭いファンイン・ファンクショ
ンに使用できます。LAB カラムは 1 つおきに上半分がバイパス可能で、他の LAB カ
ラムは下半分がバイパス可能です。
共有演算チェインは、LAB 内の最初の ALM または 6 番目の ALM のいずれでも開始で
きます。Quartus II Compiler は、複数の LAB を自動的にリンクさせることにより、20個以上の ALM(演算モードまたは共有演算モードでは 10 個の ALM)で構成される長
い共有演算チェインを作成します。フィッティング機能を強化するため、長い共有
演算チェインは垂直に並べ、TriMatrix メモリおよび DSP ブロックへの水平方向の接
続を高速化することができます。共有演算チェインはカラム全体に延長できます。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
1‒16 第 1章: Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール改訂履歴
改訂履歴表 1–1 に、本資料の改訂履歴を示します。
表1‒1. 改訂履歴
日付 バージョン 変更内容
2012 年 6 月 2.0Quartus II ソフトウェア v12.0 リリースの更新。
■ 章の再構成。
■ 図 1–6 の更新。
2011 年 11 月 1.1 テキストのマイナーな編集。
2011 年 10 月 1.0 初版。
Cyclone Vデバイス・ハンドブック June 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合