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Virtex®-II の機能一覧• 業界初の Platform FPGA ソリューション• IP-Immersion™ アーキテクチャ
- 集積度は 4 万から 800 万システム ゲートまで- 内部クロック スピードが 420MHz 注
- 840Mb/s 以上の I/O 注
注 : 以降の改訂時に変更される場合があります。• SelectRAM™ メモリ階層
- 18Kb ブロック SelectRAM に 3Mb のDual-Port RAM- 最大 1.5Mb までの分散 SelectRAM
• 外部メモリへの高速インターフェイス- DRAM インターフェイス
- SDR / DDR SDRAM
- ネットワーク FCRAM- 低レイテンシ DRAM
- SRAM インターフェイス- SDR / DDR SRAM- QDRTM SRAM
- CAM インターフェイス• 四則演算ファンクション
- 専用 18 X 18 ビット乗算器ブロック- 高速ルックアヘッド キャリー ロジック チェーン
• 柔軟性の高いロジック リソース- 最大 93,184 個のクロック イネーブル付き内部レジス
タ/ラッチ- 最大 93,184 個のルックアップ テーブル (LUT) また
はカスケード可能 16 ビット シフト レジスタ- 多入力マルチプレクサおよび多入力ファンクション
のサポート
- 水平方向カスケード チェーンおよび積和 (SOP) のサポート
- 内部トライステート バス• 高性能クロック管理回路
- 最大 12 個の DCM (デジタル クロック マネージャ )- 正確なクロック スキュー調整- 柔軟性の高い周波数合成- 高性能位相シフト
- 16 個のグローバル クロック マルチプレクサ バッファ
• Active Interconnect テクノロジ- 第四世代のセグメント配線ストラクチャ- 予測可能な高速配線遅延、ファンアウトの影響なし
• SelectI/O™-Ultra テクノロジ- 最大 1,108 本のユーザー I/O- 19 種類のシングルエンド I/O 標準と 6 種類の差動信
号 I/O 標準- 各 I/O に 2mA から 24mA までのプログラマブル シン
ク電流
- DCI (デジタル制御インピーダンス) I/O : シングルエンド I/O 標準にオンチップ終端抵抗
- PCI-X 準拠 (3.3V、 66MHzおよび133MHz)、 PCI 準拠(3.3V、 33MHz および 66MHz)、 CardBus 準拠 (3.3V、 33MHz)
- 差動信号- 電流モード ドライバ付き 840Mb/s の LVDS
( 低電圧差動信号 I/O)- バス LVDS I/O (BLVDS)- 電流モード バッファ付き LTD (Lightning Data
Transport) I/O- LVPECL (Low-Voltage Positive Emitter-Coupled
Logic) I/O
- ビルトイン DDR 入力 / 出力レジスタ- 独自の高性能 SelectLink テクノロジ
- 広帯域データ パス- DDR ( ダブル データ レート ) 接続- Web ベースの HDL 生成手法
• Xilinx Foundation™ および Alliance™ シリーズ開発システムによるサポート
- VHDL および Verilog が統合可能なデザイン フロー- システム ゲートが 1,000 万までのデザインをコンパ
イル
- ITD (インターネット チーム デザイン) ツール• SRAM ベースのインシステム コンフィギュレーション
- 高速 SelectMAP™ コンフィギュレーション- トリプル DES (データ暗号化標準) セキュリティ オプ
ション (ビットストリーム暗号化)- IEEE1532 のサポート- 部分的なリコンフィギュレーション
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VirtexTM-II プラットフォーム FPGA : 概要
DS031-1 (v2.0) 2003 年 8月 1日 0 0 製品仕様
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© 2001 Xilinx, Inc. All rights reserved. Xilinx のすべての商標、登録商標、特許、免責事項は、http://support.xilinx.co.jp/legal.htm に記載されています。 他のすべての商標および登録商標は、それぞれの所有者に属します。すべての記述は予告なしに変更することがあります。
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- 無制限のリプログラマビリティ- リードバック機能
• 0.12μm 高速トランジスタを使用した 0.15μm の 8 層メタル プロセス技術の採用
• 1.5V (VCCINT) のコア電源電圧、専用 3.3V VCCAUX 補助電圧および VCCO I/O 電源電圧
• IEEE 1149.1 準拠のバウンダリ スキャン ロジックのサポート
• 3 種のファイン ピッチ (0.80mm、1.00mm、および 1.27mm)でフリップ チップおよびワイヤ ボンドのボール グリッド アレイ (BGA) パッケージ
• 100% 工場テスト済み
概要Virtex-II ファミリは、低集積から高集積までのどの集積度のデザインでも性能が高くなるように開発された Platform FPGAで、デザインは IP コアおよびカスタマイズ モジュールに基づいています。このファミリは、電気通信、ワイヤレス、ネッ
トワーキング、ビデオ、および DSP アプリケーション向けの完全ソリューションで、PCI、LVDS、および DDR などのインターフェイスを備えています。
最先端の 0.15μm/0.12μm CMOS の 8 層メタル プロセス処理と Virtex-II アーキテクチャは、低電力消費で高速動作するように最適化されています。Virtex-II ファミリでは、柔軟性の高いさまざまな機能と最大 1,000 万までのシステム ゲートを組み合わせることで、プログラマブル ロジック デザインを最大限に活用できます。またこのファミリは、マスクでプログラ
ムされたゲート アレイの代替品として使用できます。表 1 で示すように、Virtex-II ファミリは 11 種類のデバイスから構成され、システム ゲートの範囲は 4 万から 800 万個です。
パッケージ
0.80mm、1.00mm、および 1.27mm ピッチのボール グリッドアレイ (BGA) パッケージが利用できます。BGA パッケージの中には、従来のワイヤ ボンド インターコネクトに加え、フリップ チップ インターコネクトが使用されているものもあります。フリップ チップ インターコネクトを使用すると、ワイヤ ボンド インターコネクトを使用する場合よりも多くの I/Oが使用できます。フリップ チップ インターコネクトを使用したパッケージでは、ピンを多く使用でき、また熱容量も大き
くなります。
表 2 に、使用できるユーザー I/O の最大数を示します。このセクションの終わりの表 6 に、ワイヤ ボンドまたはフリップチップ テクノロジを使用したデバイスとパッケージの各組み合わせで使用できる I/O の最大数を示します。
表 1 : Virtex-II フィールド プログラマブル ゲート アレイ ファミリ
デバイスシステム ゲート
CLB (1 CLB = 4 スライス = 最大 128 ビット)
乗算ブロック
SelectRAM ブロック
DCM最大 I/O パッド(1)
アレイ行 X 列 スライス
最大分散 RAM (Kb)
18Kb ブロック
最大 RAM (Kb)
XC2V40 40K 8 x 8 256 8 4 4 72 4 88
XC2V80 80K 16 x 8 512 16 8 8 144 4 120
XC2V250 250K 24 x 16 1,536 48 24 24 432 8 200
XC2V500 500K 32 x 24 3,072 96 32 32 576 8 264
XC2V1000 1M 40 x 32 5,120 160 40 40 720 8 432
XC2V1500 1.5M 48 x 40 7,680 240 48 48 864 8 528
XC2V2000 2M 56 x 48 10,752 336 56 56 1,008 8 624
XC2V3000 3M 64 x 56 14,336 448 96 96 1,728 12 720
XC2V4000 4M 80 x 72 23,040 720 120 120 2,160 12 912
XC2V6000 6M 96 x 88 33,792 1,056 144 144 2,592 12 1,104
XC2V8000 8M 112 x 104 46,592 1,456 168 168 3,024 12 1,108
メモ :1. 詳細は、表 2「ユーザー I/O パッドの最大数」を参照してください。
モジュール 1 www.xilinx.co.jp DS031-1 (v2.0) 2003 年 8月 1日38 製品仕様
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アーキテクチャ
アーキテクチャ
Virtex-II アレイの概要Virtex-II デバイスは、さまざまなコンフィギャブル エレメントが含まれるユーザー プログラマブル ゲート アレイです。Virtex-IIアーキテクチャは、高集積で高速なロジック デザイン向けに最適化されています。図 1 に示すように、プログラマブル デバイスは入力/出力ブロック (IOB) と内部コンフィギャブル ロジック ブロック (CLB) から構成されています。
プログラマブル I/O ブロックでは、パッケージ ピンと内部コンフィギャブル ロジックのインターフェイスを提供します。プログラマブル IOB では、普及している最先端の I/O 標準のほとんどがサポートされています。
内部コンフィギャブル ロジックは、次の 4 つの主要エレメントで構成されています。
• コンフィギャブル ロジック ブロック (CLB) では、組み合わせロジックまたは単一ロジックのファンクション エレメントを提供します。ここに、基本的な記憶エレメントも
含まれています。各 CLB エレメントに接続しているBUFT (トライステート バッファ ) は、専用のセグメント可能な水平方向の配線リソースを駆動します。
• ブロック SelectRAM メモリでは、Dual-Port RAM で構成される大規模な 18Kb の記憶エレメントを提供します。
• 乗算ブロックは 18 X 18 ビットの専用乗算器で構成されます。
• DCM (デジタル クロック マネージャ ) ブロックでは、クロック分配遅延の調整、クロックの乗算と除算、コース
表 2 : ユーザー I/O パッドの最大数デバイス ワイヤ ボンド フリップ チップ
XC2V40 88XC2V80 120XC2V250 200XC2V500 264XC2V1000 328 432XC2V1500 392 528XC2V2000 624XC2V3000 516 720XC2V4000 912XC2V6000 1,104XC2V8000 1,108
図 1 : Virtex-II アーキテクチャの概要
DCM DCM IOB
CLB SelectRAM
DS031_28_100900
DS031-1 (v2.0) 2003 年 8月 1日 www.xilinx.co.jp モジュール 1製品仕様 39
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グレインまたはファイン グレイン位相シフトなどが行われます。
Active Interconnect テクノロジは新世代のプログラマブル配線リソースで、上記の全エレメントを接続します。GRM (汎用配線マトリックス) は配線スイッチのアレイです。各プログラマブル エレメントはそれぞれ 1 つのスイッチ マトリックスに接続されるため、GRM に複数接続できることになります。プログラマブル インターコネクト全体は階層構造になっており、高速デザインをサポートするように設計されています。
配線リソースを含む全プログラマブル エレメントは、スタティック メモリ セルに格納される値で制御されます。これらの値はコンフィギュレーション中にメモリ セルに読み込まれます。値を読み込み直すとプログラマブル エレメントのファンクションを変更できます。
Virtex-II の機能このセクションでは Virtex-II の機能について簡単に説明します。
入力 /出力ブロック (IOB)
IOB はプログラマブルで、次の 3 つのブロックに分類されます。
• シングル データ レートまたはダブル データ レート(DDR) レジスタが 1 つ付いた入力ブロック
• シングル データ レートまたは DDR (ダブル データ レート) レジスタが 1 つ付いた出力ブロック。トライステートバッファ付き (オプション)。直接駆動またはシングルデータ レート/DDR レジスタを介して駆動可能。
• 双方向ブロック (入力/出力コンフィギュレーションの組み合わせ)
これらのレジスタは、エッジトリガ型 D タイプ フリップフロップまたはレベル センシティブのラッチです。
IOB では、次のシングルエンド I/O 標準がサポートされています。
• LVTTL、LVCMOS (3.3V、2.5V、1.8V、1.5V)• PCI-X 準拠 (3.3V、 66MHzおよび133MHz)、 PCI 準拠
(3.3V、 33MHz および 66MHz)、 CardBus 準拠 (3.3V、33MHz)
• GTL および GTLP• HSTL (Class I、II、III、IV)• SSTL (3.3V および 2.5V、Class I および II)• AGP-2X
DCI (デジタル制御インピーダンス) I/O では、各 I/O エレメントのオンチップ終端が提供されます。
また、IOB エレメントでは次の差動信号 I/O 標準もサポートされています。
• LVDS• BLVDS (Bus LVDS)• ULVDS
• LDT• LVPECL
各差動信号では 2 つの隣接パッドが使用されます。2 つまたは4 つの IOB ブロックは、1 つのスイッチ マトリックスに接続され、配線リソースにアクセスします。
コンフィギャブル ロジック ブロック (CLB)
CLB リソースには、4 つのスライスと 2 つのトライステートバッファが含まれます。各スライスは同等で、次のものから
構成されています。
• 2 つのファンクション ジェネレータ (F および G)• 2 つの記憶エレメント• 四則演算ロジック ゲート• 大型マルチプレクサ• 多くのファンクション• 高速キャリー ルックアヘッド チェーン• 水平方向のカスケード チェーン (OR ゲート)
ファンクション ジェネレータ F および G は、4 入力ルックアップ テーブル (LUT)、16 ビット シフト レジスタ、または16 ビット分散 SelectRAM メモリとしてコンフィギュレーションできます。
記憶エレメントは、エッジトリガ型 D タイプ フリップフロップまたはレベル センシティブ ラッチのいずれかとしてコンフィギュレーションできます。
各 CLB には内部高速インターコネクトがあり、それぞれが汎用配線リソースにアクセスするスイッチ マトリックスに接続されています。
ブロック SelectRAM メモリ
ブロック SelectRAM メモリ リソースは、18Kb の Dual-PortRAM で、16K X 1 ビットから 512 X 36 ビットまでのさまざまなワード数と幅でプログラムできます。各ポートは完全同期
で独立しており、書き込み中に読み込む場合には 3 つのモードを提供します。ブロック SelectRAM メモリは、カスケード可能で大型エンベデッド記憶ブロックをインプリメントでき
ます。デュアル ポートおよびシングル ポートでサポートされるメモリのコンフィギュレーションを表 3 に示します。
乗算ブロックは各 SelectRAM メモリ ブロックに関連付けられています。乗算ブロックは専用 18 X 18 ビット乗算器で、1つのポートのブロック SelectRAM の内容に基づく動作に対して最適化されています。18 X 18 乗算器は、ブロックSelectRAM リソースに関係なく使用することもでき、読み込み/乗算/累積や DSP フィルタ構造には非常に有効です。
表 3 : デュアル ポートおよびシングル ポートのコンフィギュレーション
16K X 1 ビット 2K X 9 ビット
8K X 2 ビット 1K X 18 ビット
4K X 4 ビット 512 X 36 ビット
モジュール 1 www.xilinx.co.jp DS031-1 (v2.0) 2003 年 8月 1日40 製品仕様
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SelectRAM メモリと乗算器リソースは、汎用配線リソースにアクセスする 4 つのスイッチ マトリックスに接続されています。
グローバル クロック
DCM およびグローバル クロック マルチプレクサ バッファは、高速クロック設計の完全ソリューションを提供します。
最大 12 個の DCM ブロックを使用できます。この DCM を使用すると分散遅延を低減できるので、低スキューの内部また
は外部クロックを生成できます。また、DCM は出力クロックの位相を 90、180、または 270 度シフトできます。ファイングレイン位相シフトでは、1/256 クロック周期ごとに精度の高い位相調整を行うことができます。同波数合成は、出力ク
ロックの周波数を入力クロック周波数のいずれの M/D 比率にも合成できます。ここでは M (倍周率) および D (分周率) は整数です。正確なタイミング パラメータの詳細については、
「Virtex®-II 電気的特性」を参照してください。
Virtex-II デバイスには、16 個のグローバル クロック MUXバッファがあり、1/4 区画につき最大 8 クロック ネットを使用できます。各グローバル クロック MUX バッファは、2 つのクロック入力のいずれか 1 つを選択でき、何の問題もなく両クロック間で切り替えることができます。各 DCM ブロックでは、16 個のグローバル クロック MUX バッファのうち最大 4つを駆動できます。
配線リソース
IOB、CLB、ブロック SelectRAM、乗算器、および DCM エレメントでは同じインターコネクトが使用され、GRM (汎用配線マトリックス) へのアクセス方法も同じです。タイミング モデルが共有されるので、高速デザインの性能を向上できます。
16 本のグローバル クロック ラインがあり 1/4 区画につき 8 本使用できます。列と行それぞれにある 24 本の水平方向と垂直方向のロング ラインと大量のセカンダリおよびローカル配線リソースを使用すると、高速インターコネクトが実現できま
す。Virtex-II のバッファ付きインターコネクトは、ネットのファンアウトの影響を比較的受けません。またそのレイアウ
トはクロストークを最小限にするように設計されています。
各行と列に含まれる水平方向および垂直方向の配線リソース
数は次のとおりです。
• 24 本のロング ライン• 120 本の ヘックス ライン• 40 本のダブル ライン• 16 本のダイレクト コネクト ライン (全方向での合計)
バウンダリ スキャン
バウンダリ スキャン命令および関連データ レジスタでは、IEEE 1149.1 - 1993 標準および IEEE 1532 標準に準拠しているVirtex-II デバイスへアクセスしコンフィギュレーションする標準的な手法がサポートされています。この手法として、シ
ステム モードおよびテスト モードがインプリメントされています。システム モードでは、非テスト バウンダリ スキャン命
令の実行中でも Virtex-II デバイスが目的どおりに動作します。テスト モードでは、バウンダリ スキャン命令でテストする I/O ピンが制御されます。Virtex-II のテスト アクセス ポート (TAP) では、BYPASS、PRELOAD、SAMPLE、IDCODE、および USERCODE 命令がサポートされています。また、EXTEST、INTEST、HIGHZ テスト命令もサポートされています。
コンフィギュレーション
Virtex-II デバイスをコンフィギュレーションするには、次の5 つのコンフィギュレーション モードのいずれかを使用して、内部コンフィギュレーション メモリにデータをロードします。
• スレーブ シリアル モード• マスタ シリアル モード• スレーブ SelectMAP モード• マスタ SelectMAP モード• バウンダリ スキャン モード (IEEE 1532)
コンフィギュレーション時にはオンチップの DES 暗号処理機能を使用し、ビットストリームを保護できます。また、トリ
プル DES のキーを 1 組か 2 組使用して、コンフィギュレーション情報を任意に暗号化できます。
リードバックおよび統合ロジック解析
Virtex-II のコンフィギュレーション メモリに格納されたコンフィギュレーション データは、リードバックして検証できます。コンフィギュレーション データに加えフリップフロップ/ラッチ、分散 SelectRAM、ブロック SelectRAM メモリ リソースの全内容をリードバックできます。この機能はリアルタイ
ムのデバッグに有効です。
ILA (Integrated Logic Analyzer) コアおよびソフトウェアでは、Virtex-II デバイスへのアクセスおよび検証を実行する完全ソリューションを提供します。
Virtex-II デバイスとパッケージの各組み合わせで使用できる最大 I/O 数ワイヤ ボンド パッケージおよびフリップ チップ パッケージを使用できます。表 4 と表 5 に各パッケージで使用できるユーザー I/O の最大数を示します。表 6 に、デバイスとパッケージの各組み合わせで使用できるユーザー I/O の最大数を示します。
• CS は、0.80mm ピッチのワイヤ ボンド チップ スケールボール グリッド アレイ (BGA) を指します。
• FG は 1.00mm ピッチのワイヤ ボンド ファイン ピッチBGA を指します。
• FF は 1.00mm ピッチのフリップ チップ ファイン ピッチBGA を指します。
• BG は 1.27mm ピッチの標準 BGA を指します。• BF は 1.27mm ピッチのフリップ チップ BGA を指し
ます。
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各パッケージの I/O 数には、15 本の制御ピン (CCLK、DONE、M0、M1、M2、PROG_B、PWRDWN_B、TCK、TDI、TDO、
TMS、HSWAP_EN、DXN、DXP、RSVD) と VBATT ピンを除く全ユーザー I/O ピンが含まれます。
表 4 : ワイヤ ボンド パッケージ情報パッケージ CS144 FG256 FG456 FG676 BG575 BG728
ピッチ (mm) 0.80 1.00 1.00 1.00 1.27 1.27
サイズ (mm) 12 x 12 17 x 17 23 x 23 27 x 27 31 x 31 35 x 35
I/O 数 92 172 324 484 408 516
表 5 : フリップ チップ パッケージ情報パッケージ FF896 FF1152 FF1517 BF957
ピッチ (mm) 1.00 1.00 1.00 1.27
サイズ (mm) 31 x 31 35 x 35 40 x 40 40 x 40
I/O 数 624 824 1,108 684
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Virtex-II 注文情報
表 6 : Virtex-II デバイスとパッケージの各組み合わせで使用できる最大 I/O 数注
パッケージ
使用可能な I/O 数XC2V
40XC2V
80XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
CS144 88 92 92
FG256 88 120 172 172 172
FG456 200 264 324
FG676 392 456 484
FF896 432 528 624
FF1152 720 824 824 824
FF1517 912 1,104 1,108
BG575 328 392 408
BG728 516
BF957 624 684 684 684
メモ :1. 各パッケージ内の全デバイスのピン配置 (フットプリント) は互換しています。また、FG456 と FG676 のパッケージは互換しており、
FF896 と FF1152 のパッケージも互換しています。注 : 以降の改訂時に変更される場合があります。
図 2 : Virtex-II 注文情報
XC2V1000-5FG456C
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DS031-1 (v2.0) 2003 年 8月 1日 www.xilinx.co.jp モジュール 1製品仕様 43
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改定履歴次の表に、このデータシートの改訂履歴を示します。
Virtex-II データシートVirtex-II データシートには、次の 4 つのモジュールが含まれています。
• VirtexTM-II プラットフォーム FPGA : 概要 (モジュール 1)
• VirtexTM-II プラットフォーム FPGA :製品仕様 (モジュール 2)
• VirtexTM-II プラットフォーム FPGA : DC 特性およびスイッチ特性 (モジュール 3)
• VirtexTM-II プラットフォーム FPGA : ピン配置表 (モジュール 4)
日付バージョン番号 改訂内容
2000 年 11 月 7 日 1.0 早期ドラフト
2000 年 12 月 6 日 1.1 初期リリース
2001 年 1 月 15 日 1.2 「Virtex-II パフォーマンス特性」および「Virtex-II のスイッチ特性」の表に値を追加
2001 年 1 月 25 日 1.3 データシートを 4 つのモジュールに分割
2001 年 4 月 2 日 1.5 4 モジュール同期リリースのため v1.4 をスキップ、フォーマットを 2 段組に変更
2001 年 7 月 30 日 1.6 「Virtex®-II の機能一覧」に記述されている項目を一部更新
2001 年 10 月 2 日 1.7 一部更新
2002 年 7月16 日 1.8 表 6 の Virtex-Ⅱ デバイスとパッケージの組み合わせを更新
2002 年9 月 26 日 1.9 サポートされる Virtex-Ⅱ デバイスとパッケージの組み合わせの変更に伴い、表 2 および表 6 を更新
2003 年 8月 1 日 2.0 全ての Virtex-Ⅱ デバイスおよびスピード グレードがプロダクションに更新 (モジュール3 の表 13 参照)
モジュール 1 www.xilinx.co.jp DS031-1 (v2.0) 2003 年 8月 1日44 製品仕様
http://www.xilinx.co.jphttp://www.xilinx.co.jp/partinfo/ds031-2.pdfhttp://www.xilinx.co.jp/partinfo/ds031-3.pdfhttp://www.xilinx.co.jp/partinfo/ds031-4.pdf
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製品の詳細
入力 / 出力ブロック (IOB)
Virtex-II I/O ブロック (IOB) は、各デバイスに 2 つまたは 4 つにまとめられて配置されます。各 IOB は、シングルエンド I/Oの入力、出力、または入出力として使用できます。また、2 つの IOB を差動信号ピン ペアとして使用できます。差動信号ピン ペアは、図 1 に示すように必ず同じスイッチ マトリックスに接続されます。
IOB ブロックは高性能 I/O 向けのデザインで、19 個のシングルエンド標準および LVDS、LDT、BLVDS、LVPECL という差動信号をサポートしています。
サポートされる I/O 標準
Virtex-II IOB ブロックには、さまざまな I/O 標準をサポートする SelectI/O 入力および出力があります。内部電源電圧(VCCINT = 1.5V) に加え、出力ドライバの電源電圧 (VCCO) もI/O 標準によって異なります。次の表 1 を参照してください。補助電源電圧 (VCCAUX = 3.3 V) は使用する I/O 標準に関係なく必要です。電源電圧の正確な絶対最大定格は、「DC 入力および出力レベル」を参照してください。
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)
DS031-2 (v1.9) 2001 年 11 月 29 日 0 0 製品仕様
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図 1 : Virtex-II 入力/出力タイル
IOB4
IOB3
IOB2
IOB1
DS031_30_101600
表 1 : サポートされるシングルエンド I/O 標準
I/O標準
出力VCCO
入力VCCO
入力VREF
ボード終端電圧 (VTT)
LVTTL 3.3 3.3 なし なし
LVCMOS33 3.3 3.3 なし なし
LVCMOS25 2.5 2.5 なし なし
LVCMOS18 1.8 1.8 なし なし
LVCMOS15 1.5 1.5 なし なし
PCI33_3 3.3 3.3 なし なし
PCI66_3 3.3 3.3 なし なし
PCI-X 3.3 3.3 なし なし
GTL メモ 1 メモ 1 0.8 1.2
GTLP メモ 1 メモ 1 1.0 1.5
HSTL_I 1.5 なし 0.75 0.75
HSTL_II 1.5 なし 0.75 0.75
HSTL_III 1.5 なし 0.9 1.5
HSTL_IV 1.5 なし 0.9 1.5
SSTL2_I 2.5 なし 1.25 1.25
SSTL2_II 2.5 なし 1.25 1.25
SSTL3_I 3.3 なし 1.5 1.5
SSTL3_II 3.3 なし 1.5 1.5
AGP-2X/AGP 3.3 なし 1.32 なし
メモ :1. GTL または GTLP の VCCO には、終端電圧または I/O パッドの
電圧よりも高い電圧が必要です。
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
すべてのユーザー IOB では、固定クランプ ダイオードがVCCO およびグランドに接続されています。IOB は 5V の I/O標準と互換性はなく、準拠していません。
表 3 に DCI (デジタル制御インピーダンス) でサポートされるI/O 標準を示します。詳細については、54 ページの「デジタル制御インピーダンス (DCI)」を参照してください。
ロジック リソース
IOB ブロックには、図 2 に示すように、6 つの記憶エレメントが含まれます。
各記憶エレメントはエッジトリガ型 D タイプ フリップフロップまたはレベル センシティブ ラッチとしてコンフィギュレーションできます。入力、出力、およびトライステート パスでは、DDR レジスタを 1 つまたは 2 つ使用できます。
ダブル データ レートでは、各パスで 2 つのレジスタが使用され、2 つの異なるクロック ネットの立ち上がりエッジまたは立ち下がりエッジでデータが出力されます。この 2 つのクロック信号は DCM で生成され、図 3 で示すように 180 度位相をずらす必要があります。この場合、2 つの入力、出力、およびトライステートの各信号が交替に出力されます。
表 2 : サポートされる差動信号 I/O 標準
I/O標準
出力VCCO
入力VCCO
入力VREF
出力VOD
LVPECL_33 3.3 なし なし 490mV - 1.22V
LDT_25 2.5 なし なし 0.430 - 0.670
LVDS_33 3.3 なし なし 0.250 - 0.400
LVDS_25 2.5 なし なし 0.250 - 0.400
LVDSEXT_33 3.3 なし なし 0.330 - 0.700
LVDSEXT_25 2.5 なし なし 0.330 - 0.700
BLVDS_25 2.5 なし なし 0.250 - 0.450
ULVDS_25 2.5 なし なし 0.430 - 0.670
表 3 : サポートされる DCI の I/O 標準
I/O標準
出力VCCO
入力VCCO
入力VREF
終端タイプ
LVDCI_33(1) 3.3 3.3 なし 直列
LVDCI_DV2_33(1) 3.3 3.3 なし 直列
LVDCI_25(1) 2.5 2.5 なし 直列
LVDCI_DV2_25(1) 2.5 2.5 なし 直列
LVDCI_18(1) 1.8 1.8 なし 直列
LVDCI_DV2_18(1) 1.8 1.8 なし 直列
LVDCI_15(1) 1.5 1.5 なし 直列
LVDCI_DV2_15(1) 1.5 1.5 なし 直列
GTL_DCI 1.2 1.2 0.8 単一
GTLP_DCI 1.5 1.5 1.0 単一
HSTL_I_DCI 1.5 1.5 0.75 分割
HSTL_II_DCI 1.5 1.5 0.75 分割
HSTL_III_DCI 1.5 1.5 0.9 単一
HSTL_IV_DCI 1.5 1.5 0.9 単一
SSTL2_I_DCI(2) 2.5 2.5 1.25 分割
SSTL2_II_DCI(2) 2.5 2.5 1.25 分割
SSTL3_I_DCI(2) 3.3 3.3 1.5 分割
SSTL3_II_DCI(2) 3.3 3.3 1.5 分割
メモ :1. LVDCI_XX および LVDCI_DV2_XX は、LVCMOS の制御イン
ピーダンス バッファで、参照抵抗または参照抵抗の半分に一致します。
2. これらは SSTL と互換性があります。
図 2 : Virtex-II IOB ブロック
Reg
OCK1
Reg
OCK2
Reg
ICK1
Reg
ICK2
DDR mux
Reg
OCK1
Reg
OCK2
DDR mux
IOB
DS031_29_100900
モジュール 2 www.xilinx.co.jp DS031-2 (v1.9) 2001 年 11 月 29 日46 製品仕様
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
この DDR 機能を使用すると、出力クロックを複製できます。この機能は、同一遅延を持つダブル データ レートのデータとクロックを伝搬する際に利用できます。また、各クロック ロードに対し固有クロック ドライバがあるようなクロックを複数生成する場合にも利用できます。Virtex-II デバイスでは、スキューのほとんどないクロックを多数複製できます。
2 つのレジスタをまとめたものには、それぞれクロック イネーブル信号 (入力レジスタ用 ICE、出力レジスタ用 OCE、トライステート レジスタ用 TCE) があります。クロック イネーブル信号はデフォルトではアクティブ High です。未接続の場合は、記憶エレメントのクロック イネーブルはデフォルトでアクティブです。
各 IOB ブロックには、共通の同期または非同期セット/リセット (SR および REV 信号) があります。
SR は記憶エレメントを SRHIGH または SRLOW 属性で指定されたステートにします。SRHIGH はロジックを 1 に、SRLOW はロジックを 0 にします。SR が使用されると、2 番目の入力 (REV) は記憶エレメントを反対のステートにします。リセットはセットより優先されます。コンフィギュレー
ション後の初期値またはグローバル初期値は、それぞれ
INIT0、INIT1 属性で定義されます。
デフォルトでは、SRLOW 属性を指定すると INIT0 に、SRHIGH 属性を指定すると INIT1 になります。
各記憶エレメントの SRHIGH、SRLOW、INIT0、INIT1 属性は異なりますが、同期または非同期のセット/リセットは IOBブロック内で一貫しています。
すべての制御信号にはそれぞれ異なる極性が付いていま
す。制御入力信号上にあるインバータは、すべて自動吸収
されます。
各レジスタまたはラッチは、次のようにコンフィギュレー
ションできます。図 4 を参照してください。
• セット/リセットなし
• 同期セット
• 同期リセット
• 同期セット/リセット
• 非同期セット (プリセット)
• 非同期リセット (クリア)
• 非同期セットおよびリセット (プリセットおよびクリア)
同期リセットはセットより優先され、非同期クリアはプリ
セットより優先されます。
図 3 : DDR (ダブル データ レート) レジスタ
D1
CLK1
DDR MUX
Q1
FDDR
D2
CLK2
CLOCK
Q Q
Q2
D1
CLK1
DDR MUX
DCM
Q1
FDDR
D2
CLK2
Q2
180° 0°
DS031_26_100900
DS031-2 (v1.9) 2001 年 11 月 29 日 www.xilinx.co.jp モジュール 2製品仕様 47
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
入力および出力オプション
図 5 に示すように、LVTTL および LVCMOS SelectI/O コンフィギュレーションでは、各デバイスのパッドにオプション
でプルアップ抵抗、プルダウン抵抗、ウィークキーパ回路を
接続できます。オプションのプルアップ抵抗およびプルダウ
ン抵抗に使用できる値は 10 ~ 60KΩ です。このときの VCCOの値は、3.3V (3.0 ~ 3.6V) の範囲のみで動作していることとします。クランプ ダイオードは、電源が切れた状態でも常時機能します。
オプションのウィークキーパ回路は各出力に接続されます。
ウィークキーパ回路は、パッド電圧を監視しピンを弱 High または弱 Low で駆動します。ピンが複数ソースの信号に接続されていて、全ドライバがディスエーブルの場合、ウィークキー
図 4 : IOB ブロックでのレジスタ/ラッチ コンフィギュレーション
FFLATCH
SR REV
D1 Q1
CE
CK1
FFLATCH
SR REV
D2
FF1
FF2DDR MUX
Q2
CECK2
REV
SR
(O/T) CLK1
(OQ or TQ)
(O/T) CE
(O/T) 1
(O/T) CLK2
(O/T) 2
INIT1INIT0SRHIGHSRLOW
INIT1INIT0SRHIGHSRLOW
SYNCASYNC
DS031_25_110300
図 5 : LVTTL、LVCMOS、または PCI の SelectI/O 標準
VCCO
VCCO
VCCO
OBUF
IBUF
50-100KΩ
50-100KΩ
VCCAUX = 3.3V
DS031_23_100900
VCCINT = 1.5V
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
パ回路は信号を直前のステートで保持します。このように有
効なロジック レベルを保持すると、バス ノイズを除去できます。プルアップ抵抗、プルダウン抵抗はウィークキーパ回路
より優先されます。
LVTTL のシンク電流およびソース電流は最高 24mA です。表4 に示すように、電流は LVTTL および LVCMOS SelectI/O 標準用にプログラムできます。駆動力とスルーレートは、各出
力ドライバを制御し、バスの過渡電流を最小限に抑えます。
LVDCI および LVDCI_DV2 標準では、駆動力とスルーレートの制御はできません。
図 6 に SSTL2、SSTL3、および HSTL のコンフィギュレーションを示します。HSTL のシンク電流は最大 48mA です (HSTLIV の場合)。
全パッドは ESD (静電気放電) によるダメージや過電圧によるダメージを受けないように保護されています。Virtex-II では、I/O を入力としてコンフィギュレーションするときに 2 つのメモリ セルを使用して制御します。この結果、宇宙機器アプリケーションで SEU (シングル イベント アップセット) が起こる状況にあるときに、入力としてコンフィギュレーション
されている I/O が出力に反転する可能性を抑えます。
コンフィギュレーション前には、コンフィギュレーションに
関係しない全出力が強制的にハイ インピーダンスにされます。プルダウン抵抗およびウィークキーパ回路は非アクティ
ブです。専用ピン HSWAP_EN はプルアップ抵抗をコンフィギュレーション前に制御します。デフォルトでは HSWAP_ENは High で、ユーザー I/O ピンのプルアップ抵抗をディスエー
ブルにします。HSWAP_EN が Low の場合、ユーザー I/O ピン上のプルアップ抵抗がアクティブになります。
すべての Virtex-II IOB では IEEE 1149.1 準拠のバウンダリ スキャン テストがサポートされています。
入力パス
Virtex-II IOB の入力パスは、入力信号と内部ロジックを直接配線するか、オプションで入力フリップフロップ/ラッチまたはDDR 入力レジスタを介して配線します。記憶エレメントの D入力にオプションで遅延エレメントを追加すると、パッド間
のホールド タイムが不要になります。この遅延は Virtex-II デバイスの内部クロック分散遅延に一致し、パッド間のホール
ド タイムは必ずゼロになります。
各入力バッファは、サポートされる低電圧信号標準のいずれ
にも準拠するようにコンフィギュレーションできます。これ
らの標準の中には、入力バッファでユーザー指定のしきい値
電圧 VREF が使用されるものがあります。VREF を使用する必要がある場合、同じバンクで使用できる I/O 標準が制限されます。詳細については、「I/O バンク」を参照してください。
出力パス
出力パスには、出力信号をパッドで駆動するトライステート
出力バッファが接続されています。出力信号とトライステー
ト信号の両方またはいずれかをバッファに配線する場合、内
部ロジックに直接配線するか、出力またはトライステートの
フリップフロップ/ラッチまたは DDR 出力/トライステート レジスタを介して配線できます。
各出力ドライバは、さまざまな低電圧信号標準用にプログラ
ムできます。ほとんどの信号標準で、High 出力電圧は外部VCCO 電圧によって異なります。VCCO を使用する必要がある場合、同じバンクで使用できる I/O 標準が制限されます。詳細については、「I/O バンク」を参照してください。
I/O バンク
上記の I/O 標準の中には VCCO 電圧および VREF 電圧が必要なものがあります。これらの電圧は外部から供給され、バンク
表 4 : LVTTL および LVCMOS プログラマブル電流 (シンクおよびソース)
SelectI/O プログラマブル電流 (ワースト ケースで保証された最小値)
LVTTL 2mA 4mA 6mA 8mA 12mA 16mA 24mA
LVCMOS33 2mA 4mA 6mA 8mA 12mA 16mA 24mA
LVCMOS25 2mA 4mA 6mA 8mA 12mA 16mA 24mA
LVCMOS18 2mA 4mA 6mA 8mA 12mA 16mA なし
LVCMOS15 2mA 4mA 6mA 8mA 12mA 16mA なし
図 6 : SSTL または HSTL の SelectI/O 標準
VCCO
OBUF
VREF
VCCAUX = 3.3VVCCINT = 1.5V
DS031_24_100900
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
と呼ばれる IOB ブロックのまとまりで使用されるデバイス ピンに接続されています。このため、バンク内で組み合わせて
使用できる I/O 標準には制限があります。
図 7 および図 8 で示すように、FPGA の各エッジは 2 分割されていて I/O バンクの合計は 8 個です。各バンクには複数のVCCO ピンがあり、このすべてのピンを同じ電圧に接続する必要があります。電圧は使用する出力標準によって異なります。
1 つのバンク内では、同じ VCCO を使用する場合に限り、異なる種類の出力標準を一緒に使用できます。表 5 に互換性のある出力標準を示します。GTL および GTLP はどの電圧でも使用できます。これは GTL および GTLP のオープン ドレイン出力が VCCO の影響を受けないためです。
入力標準によっては、ユーザー指定のしきい値電圧 VREF が必要なものもあります。この場合、ユーザー I/O ピンが自動的にVREF 電圧の入力としてコンフィギュレーションされます。バンク内の約 1/6 の I/O ピンが、このようにコンフィギュレーションされます。表 6 に互換性のある入力標準を示します。
バンク内の VREF ピンは内部でインターコネクトされているため、各バンク内では VREF 電圧 1 つのみが使用できます。ただし、正確に動作させるために、バンク内の全 VREF ピンを外部参照電圧ソースに接続する必要があります。
各バンクの VCCO および VREF のピン数は、ピン配置の表に示されています。パッケージ内の VREF および VCCO ピンの数は、デバイスのサイズによって異なります。デバイスの規模
が大きいと、VREF ピンに変換される I/O ピン数は増えます。これらのピン数は、小規模のデバイスで使用される VREF ピンのスーパーセットになるため、必要であれば大規模デバイス
にマイグレーションさせる PCB をデザインできます。
大規模デバイスの VREF ピンは、すべて VREF 電圧に接続する必要があり I/O には使用できません。小規模デバイスでは、大規模デバイスで使用される VCCO ピンのいくつかがパッケージ内で未接続になります。これらの未接続ピンは外部とも未
接続で、必要であれば大規模デバイスへマイグレーションさ
せるために VCCO 電圧に接続できます。
図 7 : Virtex-II I/O バンク : ワイヤ ボンド パッケージの上面図 (CS、FG、および BG)
図 8 : Virtex-II I/O バンク : フリップ チップ パッケージの上面図 (FF および BF)
ug002_c2_014_112900
Bank 0 Bank 1
Bank 5 Bank 4
Ban
k 7
Ban
k 6
Ban
k 2
Ban
k 3
ds031_66_112900
Bank 1 Bank 0
Bank 4 Bank 5
Ban
k 2
Ban
k 3
Ban
k 7
Ban
k 6
表 5 : 互換性のある出力標準
VCCO 互換性のある標準
3.3V PCI、LVTTL、SSTL3 (I および II)、AGP-2X、LVDS_33、LVDSEXT_33、LVCMOS33、LVDCI_33、LVDCI_DV2_33、SSTL3_DCI (I および II)、LVPECL、GTL、GTLP
2.5V SSTL2 (I および II)、LVCMOS25、GTL、GTLP、LVDS_25、LVDSEXT_25、LVDCI_25、LVDCI_DV2_25、SSTL2_DCI (I および II)、LDT、ULVDS、BLVDS
1.8V LVCMOS18、GTL、GTLP、LVDCI_18、LVDCI_DV2_18
1.5V HSTL (I、II、III および IV)、LVCMOS15、GTL、GTLP、LVDCI_15、LVDCI_DV2_15、GTLP_DCI、HSTL_DCI (I、II、III および IV)
1.2V GTL_DCI
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
表 6 : 互換性のある入力標準
VCCOVREF
3.3V 2.5V 1.8V 1.5V 1.2V
VREF なし LVTTL、 LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_252
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
1.5V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25、SSTL3_I_DCI、SSTL3_II_DCI
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
SSTL3_I、SSTL3_II
SSTL3_I、SSTL3_II
SSTL3_I、SSTL3_II
SSTL3_I、SSTL3_II
SSTL3_I、SSTL3_II
1.32V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP AGP-2X/AGP
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
1.25V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25、SSTL2_I_DCI、SSTL2_II_DCI
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
SSTL2_I、SSTL2_II
SSTL2_I、SSTL2_II
SSTL2_I、SSTL2_II
SSTL2_I、SSTL2_II
SSTL2_I、SSTL2_II
1.0V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、GTLP_DCI、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
GTLP GTLP GTLP GTLP GTLP
0.9V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25、HSTL_III_DCI、HSTL_IV_DCI
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
HSTL_III、HSTL_IV
HSTL_III、HSTL_IV
HSTL_III、HSTL_IV
HSTL_III、HSTL_IV
HSTL_III、HSTL_IV
表 6 : 互換性のある入力標準 (続き)
VCCOVREF
3.3V 2.5V 1.8V 1.5V 1.2V
モジュール 2 www.xilinx.co.jp DS031-2 (v1.9) 2001 年 11 月 29 日52 製品仕様
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
0.8V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
GTL_DCI、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
GTL GTL GTL GTL GTL
0.75_V LVTTL、LVDCI_33、LVDCI_DV2_33、LVCMOS33、PCI33_3、PCI66_3、PCI-X、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS25、LVDCI_25、LVDCI_DV2_25、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS18、LVDCI_18、
LVDCI_DV2_18、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
LVCMOS15、LVDCI_15、LVDCI_DV2_15、LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25、HSTL_I_DCI、HSTL_II_DCI
LVDS_33、LVDSEXT_33、LVPECL_33、LVDS_25、LVDSEXT_25、LDT、BLVDS、ULVDS_25
HSTL_I、HSTL_II HSTL_I、HSTL_II HSTL_I、HSTL_II HSTL_I、HSTL_II HSTL_I、HSTL_II
メモ :1. VREF で制御される入力は、VCCO で制御される入力の影響をまったく受けません。 このため、VREF で制御される入力を VCCO で制御
される電圧が異なる入力および出力のあるバンクに含めることもできます。
2. DCI 以外の差動入力は、すべて VCCAUX で制御されています。このため、入力に対するバンク規則は、柔軟性が高くなっています。
表 6 : 互換性のある入力標準 (続き)
VCCOVREF
3.3V 2.5V 1.8V 1.5V 1.2V
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
デジタル制御インピーダンス (DCI)高速エッジ レートのチップの出力信号では、反射を防ぎ信号の完全性を保持する終端が必要です。ボール グリッド アレイのような多くのピンを使用するパッケージでは、外部の終端
抵抗を使用できません。
Virtex-II DCI では、制御インピーダンス ドライバおよびシングルエンド I/O 用オンチップ終端を提供します。このオンチップ終端を使用すると、外部抵抗が不要となり信号の完全性が
向上します。DCI の機能は DCI の I/O 標準を指定すれば、どの IOB でも使用できます。
DCI を入力に使用する場合、入力並列終端を利用できます。出力に使用する場合は、制御インピーダンス ドライバ (直列終端) または出力並列終端が利用できます。
DCI は各 I/O バンクでそれぞれ動作します。DCI I/O 標準を特定の I/O バンクで使用する場合は、そのバンクのデュアルファンクション ピン 2 本に外部参照抵抗を接続する必要があります。図 9 にこれらの外部参照抵抗、N トランジスタ (VRN)の参照電圧、および P トランジスタ (VRP) の参照電圧を示します。
DCI が終端抵抗の付いた I/O 標準と使用される場合は、抵抗値は標準値 (通常は 50Ω) に指定されます。一方、制御インピーダンス ドライバと使用される場合は、ドライバの出力インピーダンスが特定の範囲 (25Ω ~ 100Ω) に指定されます。表 7 および 表 8 に示す直列終端および並列終端のすべてで、バンクに対する参照抵抗の値を同じにする必要があります。1%の抵抗を推奨します。
DCI システムは、I/O インピーダンスを調節し、2 つの外部参照抵抗または外部参照抵抗の 1/2 に一致させ、電圧の変動や温度の変化によるインピーダンスの変化を補正します。この調
整は、IOB 内の並列トランジスタのスイッチを切り替えることで行われます。
制御インピーダンス ドライバ ( 直列終端 )
DCI (デジタル制御インピーダンス) を使用すると、バッファの出力に制御インピーダンスを付けることができます。この
出力インピーダンスは、伝送ラインのインピーダンス (Z) と一致させておく必要があります。Virtex-II 入力バッファでは、LVDCI および LVDCI_DV2 I/O 標準もサポートされています。
制御インピーダンス ドライバ ( 並列終端 )DCI では、双方向ラインの SSTL3、SSTL2、HSTL (Class I、II、III、IV) および GTO/GTLP レシーバまたはトランスミッタ用のオンチップ終端も提供します。
表 8 に、Virtex-II デバイスで使用できるオンチップ並列終端を示します。VCCO は、表 3 の設定に従う必要があります。GTL_DCI および GTLP_DCI はオンチップ終端レジスタが付いているために VCCO が必要です。
図 9 : Virtex-II バンクの DCI
DS031_50_101200
VCCO
GND
DCI
DCI
DCI
DCI
VRN
VRP
1
RREF (1%)
RREF (1%)
図 10 : 内部直列終端
表 7 : SelectI/O 制御インピーダンス バッファ
VCCO DCI DCI ハーフ インピーダンス
3.3V LVDCI_33 LVDCI_DV2_33
2.5V LVDCI_25 LVDCI_DV2_25
1.8V LVDCI_18 LVDCI_DV2_18
1.5V LVDCI_15 LVDCI_DV2_15
表 8 : SelectI/O オンチップ並列終端付きバッファ
I/O 標準 外部終端 オンチップ終端
SSTL3 Class I SSTL3_I SSTL3_I_DCI(1)
SSTL3 Class II SSTL3_II SSTL3_II_DCI(1)
SSTL2 Class I SSTL2_I SSTL2_I_DCI(1)
SSTL2 Class II SSTL2_II SSTL2_II_DCI(1)
HSTL Class I HSTL_I HSTL_I_DCI
HSTL Class II HSTL_II HSTL_II_DCI
HSTL Class III HSTL_III HSTL_III_DCI
HSTL Class IV HSTL_IV HSTL_IV_DCI
GTL GTL GTL_DCI
GTLP GTLP GTLP_DCI
メモ :1. SSTL 互換
Z
IOB
Z
Virtex-II DCI
DS031_51_110600
VCCO = 3.3 V 2.5 V 1.8 V 1.5 V
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
図 11 に、HSTL_I_DCI、HSTL_II_DCI、HSTL_II_DCI および HSTL_IV_DCI の I/O 標準の使用例を示します。詳細については、『Virtex-II ユーザー ガイド』を参照してください。
図 11 : HSTL DCI 使用例
Virtex-II DCI
R R
VCCO VCCO
R R
VCCO VCCO
R
VCCO
R
VCCO
Virtex-II DCI
Virtex-II DCI
R
VCCO
R
VCCO
Virtex-II DCI
R R
VCCO/2 VCCO/2
2R
Virtex-II DCI
2R
R
VCCO VCCO/2
Virtex-II DCI
2R
R
VCCO/2
2R
VCCO
2R
Virtex-II DCI
2R
VCCO
Virtex-II DCI
2R
2R
VCCO
DS031_65a_100201
Z0
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
HSTL_I HSTL_II HSTL_III HSTL_IV
Virtex-II DCI
R
VCCO
R
VCCO
R
VCCO
Virtex-II DCI
R
VCCO
Virtex-II DCI
Z0
R
VCCO/2
Virtex-II DCI
R
VCCO/2
Virtex-II DCI
2R
2R
VCCO
Virtex-II DCIVirtex-II DCI
2R
2R
VCCO
Z0
Z0
Z0
Z0Z0
Z0Z0
Z0
Z0Z0Z0
Z0
Z0
Z0
Z0
Virtex-II DCI
Virtex-II DCI
Z0
Virtex-II DCI
2R
2R
VCCO
2R
2R
VCCO
Virtex-II DCI
Z0
Virtex-II DCI
R
VCCO
R
VCCO
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
図 12 に、SSTL2_I_DCI、SSTL2_II_DCI、SSTL3_I_DCI および SSTL3_II_DCI の I/O 標準の使用例を示します。詳細については、『Virtex-II ユーザー ガイド』を参照してください。
図 12 : SSTL DCI 使用例
DS031_65b_100201
Z0
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
VRN = VRP = R = Z0
50 Ω
SSTL2_I SSTL2_II SSTL3_I SSTL3_II
Virtex-II DCI
Z0
R
VCCO/2
Z0R/2
R R
VCCO/2 VCCO/2
Z0R/2
R R
VCCO/2 VCCO/2
Z0R/2
R
VCCO/2
Z0R/2
R
VCCO/2
Z0R/2
Virtex-II DCI
2R
2R
VCCO
R
VCCO/2
Z0R/2
Virtex-II DCI
2R
2R
VCCO
Z0R/2
Virtex-II DCI
2R
2R
VCCO
Z0R/2
Virtex-II DCI
2R
2R
VCCO
Virtex-II DCI
R
VCCO VCCO/2
2R
Virtex-II DCI
R
VCCO VCCO/2
2R
Virtex-II DCI
R
VCCO/2
Z0 Z0Z0
Virtex-II DCI
R
VCCO/2
Z02R
2R
2R
Virtex-II DCI
2R
VCCO
Virtex-II DCI
2R
2R
VCCO
Z0
Virtex-II DCIVirtex-II DCI
2R
2R
VCCO
Z0
2R
Virtex-II DCI
2R
VCCO
Virtex-II DCI
2R
2R
VCCO
Z0
Virtex-II DCI
2R
2R
VCCO
Virtex-II DCI
Z0
Virtex-II DCI
2R
2R
VCCO
2R
2R
VCCO
Virtex-II DCI
Z0
Virtex-II DCI
2R
2R
VCCO
2R
2R
VCCO
25Ω
25Ω25Ω
25Ω
25Ω
25Ω
25Ω
25Ω
25Ω
25Ω
25Ω
25Ω
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
コンフィギャブル ロジック ブロック (CLB)Virtex-II コンフィギャブル ロジック ブロック (CLB) はアレイに並べられており、組み合わせロジック デザインおよび単一ロジック デザインを作成する際に使用されます。図 13 に示すように、各 CLB エレメントは GRM (汎用配線マトリックス)にアクセスするスイッチ マトリックスに接続されています。1つの CLB エレメントは 4 つの類似スライスから構成され、CLB 内のローカル フィードバックは高速です。4 つのスライスは 2 つのスライス 2 列に分割されます。2 つのスライス間はキャリー ロジック チェーンで接続され、スライスのセット間は共通シフト チェーンで接続されています。
スライスの説明
各スライスには、2 つの 4 入力ファンクション ジェネレータ、キャリー ロジック、四則演算ロジック ゲート、多入力ファンクション マルチプレクサ、および 2 つの記憶エレメントが含まれています。図 14 に示すように、4 入力ファンクションジェネレータは、それぞれ 4 入力 LUT、16 ビット分散SelectRAM メモリ、または 16 ビット変数タップ シフト レジスタとしてプログラムできます。
各スライスのファンクション ジェネレータの出力は、スライス出力と記憶エレメントの D 入力の両方を駆動します。図 15にスライスの詳細を示します。
コンフィギュレーション
ルックアップ テーブル (LUT)
Virtex-II ファンクション ジェネレータは、4 入力ルックアップテーブル (LUT) としてインプリメントされます。スライス内の 2 つのファンクション ジェネレータ (F および G) のそれぞれに 4 つの入力があります。これらのファンクション ジェネレータでは、任意に定義された 4 入力のブール関数をインプリメントできるため、伝搬遅延はインプリメントされたファ
ンクションの影響を受けません。ファンクション ジェネレータの信号は、スライスの X または Y 出力から出力できます。また、これらの信号は XOR 専用ゲート (「四則演算ロジック」を参照)、キャリー ロジック マルチプレクサ (「高速ルック アヘッド キャリー ロジック」を参照)、記憶エレメントの D 入力、または MUXF5 に (図 15 では非表示) に入力できます。
基本 LUT に加え、Virtex-II スライスにはファンクション ジェネレータを組み合わせて 5、6、7、8、のいずれかの入力を使用できるようにするロジック (MUXF5 および MUXFX マルチプレクサ) が含まれています。MUXFX は CLB 内のスライスによっては MUXF6、MUXF7、または MUXF8 となります。1 つのスライスに最高 9 つの入力を持つファンクション(MUXF5 マルチプレクサ) をインプリメントできます。MUXFX はまた 6、7、8 入力のファンクションおよび選択した多入力ロジック ファンクションをマップする MUXF6、MUXF7、MUXF8 マルチプレクサにできます。
レジスタおよびラッチ
Virtex-II スライスの記憶エレメントは、エッジトリガ型 D タイプ フリップフロップまたはレベル センシティブ ラッチとしてコンフィギュレーションできます。D 入力は DX またはDY 入力を介し X または Y 出力で直接駆動するか、BX または BY 入力を介してファンクション ジェネレータをバイパスするスライスの入力で駆動できます。クロック イネーブル信号 (CE) は、デフォルトではアクティブ High です。未接続の場合は、記憶エレメントのクロック イネーブルはデフォルトでアクティブです。
クロック (CK) およびクロック イネーブル (CE) 信号に加え、各スライスにはセット/リセット信号 (SR および BY スライス入力) があります。SR は記憶エレメントを SRHIGH またはSRLOW 属性で指定されたステートにします。SR がアサートされると、SRHIGH はロジックを 1 にし、SRLOW はロジックを 0 にします。SR が使用される場合、2 番目の入力 (BY) は記憶エレメントを SR とは逆のステートにします。リセットはセットより優先されます。詳細については、図 16 を参照してください。
コンフィギュレーション後の初期値またはグローバル初期値
は、それぞれ INIT0、INIT1 属性で定義されます。デフォルトでは、SRLOW 属性を指定すると INIT0 に、SRHIGH 属性を指定すると INIT1 になります。
各スライスでは、セット/リセットを同期または非同期に設定できます。また、Virtex-II デバイスでは INIT0 および INIT1を SRHIGH と SRLOW に関係なく設定することもできます。
図 13 : Virtex-II CLB エレメント
図 14 : Virtex-II スライス コンフィギュレーション
X1Y1
X1Y0
X0Y1
X0Y0
DS031_32_101600
SHIFTCIN
COUT
TBUF X0Y1
COUT
CIN
TBUF X0Y0
MUXF5
MUXFx
CYSRL16
RAM16
LUTG
CYLUT
F
DS031_31_100900
SRL16
RAM16
ORCY
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
1 つのスライス内の記憶エレメント間では、クロック (CLK)、クロック イネーブル (CE)、およびセット/リセット (SR) 制御信号が共有されます。すべての制御信号にはそれぞれ異なる
極性が付いています。制御入力に配置されているインバータ
はすべて自動吸収されます。
図 15 : Virtex-II スライス (上半分)
G4
SOPIN
A4G3 A3G2 A2G1 A1
WG4 WG4WG3 WG3WG2 WG2WG1
BY
WG1
Dual-Port
LUT
FFLATCH
RAMROM
Shift-Reg
D
0
MC15
WS
SR
SR
REV
DI
G
Y
G2
G1BY
10
PROD
D Q
CECECKCLK
MUXCYYB
DIG
DY
Y
O I
MUXCYO I
I
SOPOUT
DYMUX
GYMUX
YBMUX
ORCY
WSGWE[2:0]
SHIFTOUT
CYOG
XORG
WECLK
WSF
ALTDIG
CE
SR
CLK
SLICEWE[2:0]
MULTAND
SHIFTIN COUT
Q
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
レジスタまたはラッチのセット/リセットは、次のようにコンフィギュレーションできます。
• セット/リセットなし
• 同期セット
• 同期リセット
• 同期セット/リセット
• 非同期セット (プリセット)
• 非同期リセット (クリア)
• 非同期セットおよびリセット (プリセットおよびクリア)
同期リセットはセットより優先され、非同期クリアはプリ
セットより優先されます。
分散 SelectRAM メモリ
各ファンクション ジェネレータ (LUT) は、分散 SelectRAM エレメントと呼ばれる 16 X 1 ビットの同期 RAM リソースをインプリメントできます。SelectRAM エレメントは、CLB 内でコンフィギュレーション可能のため、次をインプリメントで
きます。
• シングル ポート 16 X 8 ビット RAM
• シングル ポート 32 X 4 ビット RAM
• シングル ポート 64 X 2 ビット RAM
• シングル ポート 128 X 1 ビット RAM
• デュアル ポート 16 X 4 ビット RAM
• デュアル ポート 32 X 2 ビット RAM
• デュアル ポート 64 X 1 ビット RAM
分散 SelectRAM メモリは、同期 (書き込み) リソースです。同期書き込みにより高速デザインが簡素化され、組み合わせた
読み込みのアクセス時間は迅速です。同期読み込みは、同ス
ライス内の記憶エレメントを使用してインプリメントできま
す。分散 SelectRAM メモリおよび記憶エレメントは、クロック入力を共有します。ライト イネーブル (WE) 入力は、アクティブ High で、SR 入力によって駆動されます。
表 9 では、分散 SelectRAM コンフィギュレーションで使用される LUT の数を示します。
シングル ポート コンフィギュレーションでは、分散SelectRAM メモリに同期書き込みおよび非同期読み込みを実行するアドレス ポートが 1 つあります。
デュアル ポート コンフィギュレーションでは、分散SelectRAM メモリに同期書き込みおよび非同期読み込みを実行するアドレス ポートが 1 つと非同期読み込みを実行するポートが 1 つあります。ファンクション ジェネレータ (LUT)では、読み込みアドレス入力 (A1、A2、A3、A4) と書き込みアドレス入力 (WG1/WF1、WG2/WF2、WG3/WF3、WG4/WF4)が別々にあります。
シングル ポート モードでは、読み込みアドレスと書き込みアドレスでアドレス バスが共有されます。デュアル ポート モードでは、1 つのファンクション ジェネレータの読み込み/書き込みポートが、読み込みアドレスと書き込みアドレスで共有
されるアドレス バスに接続されます。もう一方のファンクション ジェネレータでは、A 入力 (読み込み) が読み込み専用ポート アドレスに接続され、W 入力 (書き込み) はもう 1 つのファンクション ジェネレータの読み込み/書き込みポートで共有されるアドレス パスに接続されます。
図 16 : スライス内のレジスタおよびラッチのコンフィギュレーション
FF
FFY
LATCH
SR REV
D Q
CE
CK
YQ
FF
FFX
LATCH
SR REV
D Q
CE
CK
XQ
CE
DX
DY
BY
CLK
BX
SR
INIT1INIT0SRHIGHSRLOW
INIT1INIT0SRHIGHSRLOW
SYNCASYNC
DS031_22_110600
表 9 : 分散 SelectRAM コンフィギュレーション
RAM LUT 数
16 X 1S 1
16 X 1D 2
32 X 1S 2
32 X 1D 4
64 X 1S 4
64 X 1D 8
128 X 1S 8
メモ :1. S = シングル ポート コンフィギュレーション
D = デュアル ポート コンフィギュレーション
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
図 17、図 18 および 図 19 にコンフィギュレーション例を示します。
RAM のコンフィギュレーション同様、各ファンクション ジェネレータ (LUT) は 16 X 1 ビットの ROM をインプリメントできます。使用できるコンフィギュレーション は、ROM 16 X1、ROM 32 X 1、ROM 64 X 1、ROM 128 X 1 および ROM 256X 1 の 5 種類です。ROM エレメントは、カスケードして幅広でワード数の多い ROM をインプリメントできます。ROM の内容はコンフィギュレーションで読み込まれます。表 10 に各コンフィギュレーションで使用する LUT 数を示します。
図 17 : 分散 SelectRAM (RAM 16 X 1S)
図 18 : シングル ポート分散 SelectRAM (RAM 32 X 1S)
A[3:0]
D
D
DIWS
WSG
WEWCLK
RAM 16x1S
D Q
RAM
WECK
A[4:1]
WG[4:1]
( )
(SR)
4
4
(BY)
DS031_02_100900
A[3:0]
D
WSG
F5MUX
WEWCLK
RAM 32x1S
D Q
WEWE0
CKWSF
D
DIWS
RAM
G[4:1]
A[4]
WG[4:1]
D
DIWSRAM
F[4:1]
WF[4:1]
(SR)
4
(BY)
(BX)
4
DS031
( )
図 19 : デュアル ポート分散 SelectRAM (RAM 16 X 1D)
表 10 : ROM コンフィギュレーション
ROM LUT 数
16 X 1 1
32 X 1 2
64 X 1 4
128 X 1 8 (CLB 1 個)
256 X 1 16 (CLB 2 個)
A[3:0]
D
WSG
WEWCLK
RAM 16x1D
WECK
D
DIWS
RAMG[4:1]
WG[4:1]
dual_port
RAMdual_port
4
(BY)
DPRA[3:0]
SPO
A[3:0]
WSG
WECK
D
DIWS
G[4:1]
WG[4:1]
DPO4
4
DS031_04_110100
(SR)
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
シフト レジスタ
各ファンクション ジェネレータは、16 ビット シフト レジスタとしてコンフィギュレーションできます。図 20 に示すように、書き込みはクロック (CLK) 入力およびオプションのクロック イネーブルと同期します。ダイナミック読み込みは、4ビット アドレス バス A[3:0] で実行されます。このシフト レジスタでは、セット/リセットを実行できません。読み込みは非同期に実行されますが、記憶エレメントまたはフリップフ
ロップを使用して同期読み込みをインプリメントできます。
記憶エレメントでは、一定アドレスを使用する必要がありま
す。たとえば、8 ビット シフト レジスタを作成し 7 番目のビットをポイントするようにアドレスをコンフィギュレーション
する場合、8 番目のビットをフリップフロップにできます。フリップフロップの優れた clock-to-out を利用すると、システム全体のパフォーマンスが向上します。
図 21 に示すように、シフト レジスタ間に専用接続を追加すると、通常の LUT 出力を使用せずにシフト レジスタの最終ビットを次のシフト レジスタの最初のビットに接続できます。長いシフト レジスタを作成する場合は、チェーン内のどのビットへもダイナミックにアクセスできるように作成できます。
シフト レジスタをチェーン接続したり MUXF5、MUXF6、MUXF7 マルチプレクサを使用すると、アドレスが指定可能な最大 128 ビットまでのシフト レジスタを 1 個の CLB にインプリメントできます。
図 20 : シフト レジスタ コンフィギュレーション
A[3:0]
SHIFTIN
SHIFTOUT
D(BY)
D
MC15
DI
WSG
CE (SR)CLK
SRLC16
D Q
SHIFT-REG
WECK
A[4:1]4
DS031_05_110600
WS
( )
図 21 : カスケード可能シフト レジスタ
SRLC16MC15
MC15
D
SRLC16DI
SHIFTIN
CASCADABLE OUT
S0
S1
S2
S3
CLB
DS031_06_110200
FF
FFD
SRLC16MC15
MC15
D
SRLC16DI
SHIFTIN
SHIFTOUT
FF
FFD
SRLC16MC15
MC15
D
SRLC16
DI
DI
SHIFTIN
IN
SHIFTOUT
FF
FFD
SRLC16MC15
MC15
D
SRLC16
DI
SHIFTOUT
FF
FFD
DI
DI
DI
OUT
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
マルチプレクサ
Virtex-II ファンクション ジェネレータおよび関連マルチプレクサでは次をインプリメントできます。
• 1 個のスライスに 4-1 マルチプレクサ
• 2 個のスライスに 8-1 マルチプレクサ
• 1 個の CLB エレメント (4 個のスライス) に 16-1 マルチプレクサ
• 2 個の CLB エレメント (8 個のスライス) に 32-1 マルチプレクサ
各 Virtex-II スライスには、MUXF5 マルチプレクサと MUXFXマルチプレクサがあります。図 22 で示すように、MUXFX はMUXF6、MUXF7、または MUXF8 をインプリメントします。各 CLB エレメントには MUXF6 マルチプレクサが 2 つ、MUXF7 マルチプレクサが 1 つ、MUXF8 マルチプレクサが 1つあります。マルチプレクサの例は『Virtex-II ユーザー ガイド』を参照してください。どの LUT でも 2-1 マルチプレクサをインプリメントできます。
高速ルックアヘッド キャリー ロジック
専用キャリー ロジックを利用すると、高速加算/減算を実行できます。Virtex-II CLB には、図 23 で示すように、2 つのキャリー チェーンがあります。
キャリー チェーンの高さは、スライスごとに 2 ビットです。Virtex-II デバイスのキャリー チェーンでは上方向に演算されます。専用キャリー パスおよびキャリー マルチプレクサ(MUXCY) を使用して、ファンクション ジェネレータをカス
ケードし、多入力ロジック ファンクションをインプリメントすることもできます。
四則演算ロジック
四則演算ロジックには XOR ゲートが含まれるため、2 ビットの全加算器を 1 つのスライス内でインプリメントできます。また図 15 で示すような専用 AND (MULT_AND) ゲートを使用すると、乗算器のインプリメンテーションを効果的に行うこ
とができます。
図 22 : MUXF5 および MUXFX マルチプレクサ
S1
S0
S3
S2
CLB
DS031_08_110200
F5
F6
F5
F7
F5
F6
F5
F8
G
F
G
F
G
F
G
F
モジュール 2 www.xilinx.co.jp DS031-2 (v1.9) 2001 年 11 月 29 日62 製品仕様
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
図 23 : 高速キャリー ロジック パス
FFLUT
O I MUXCY
FFLUT
O I MUXCY
FFLUT
O I MUXCY
FFLUT
O I MUXCY
CIN
CIN CIN
COUT
FFLUT
O I MUXCY
FFLUT
O I MUXCY
FFLUT
O I MUXCY
FFLUT
O I MUXCY
CIN
COUT
COUTCOUT
( )
( )
S1
S0
S3
S2
CLB
DS031_07_110200
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
積和 (SOP)各 Virtex-II スライスには、ORCY という名前の専用 OR ゲートがあります。このゲートには、スライスのキャリーアウト
出力と隣接スライスの ORCY の出力が入力されます。専用の積和 (SOP) チェーンがある ORCY ゲートは、大規模で柔軟性の高い積和チェーンをインプリメントするようにデザインさ
れています。各 ORCY の入力の 1 つは高速な積和チェーンを介して同じスライス行の 1 つ前の ORCY 出力と接続されています。2 番目の入力は、図 24 に示すように同スライスの最上位にある MUXCY の出力に接続されています。
LUT および MUXCY を使用すると、大規模 AND ゲートまたはその他の組み合わせロジック ファンクションをインプリメントできます。図 25 に、16 入力の AND ゲートとしてコンフィギュレーションされた LUT および MUXCY を示します。
図 24 : 水平カスケード チェーン
MUXCY4
MUXCY4
ds031_64_110300
ORCY
LUT
LUT
MUXCY4
MUXCY4
VCC
LUT
LUT
MUXCY4
MUXCY4
ORCY
LUT
LUT
MUXCY4
MUXCY4
VCC
LUT
LUT
SOP
CLB
MUXCY4
MUXCY4
1
0
3
2
1
0
3
2
ORCY
LUT
LUT
MUXCY4
MUXCY4
VCC
LUT
LUT
MUXCY4
MUXCY4
ORCY
LUT
LUT
MUXCY4
MUXCY4
VCC
LUT
LUT
CLB
図 25 : 多入力 AND ゲート (16 入力)
MUXCY
AND
4
16
MUXCY4
“0”
0 1
0 1
“0”
0 1
“0”
MUXCY4
OUT
OUT
LUT
LUT
LUT
VCC
MUXCY4
0 1LUT
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
トライステート バッファ
概要
各 Virtex-II の CLB には、オンチップ バスを駆動する 2 つのトライステート ドライバ (TBUF) が含まれています。各トライステート バッファには、それぞれトライステート制御ピンと入力ピンがあります。
図 26 に示すように、4 つのスライスはそれぞれ、スイッチ マトリックスを介して 2 つのトライステート バッファにアクセスします。隣接する CLB の TBUF は、スライスの出力に直接接続できます。トライステート バッファの出力は、トライステート バスをインプリメントする際に使用する水平方向の配線リソースを駆動します。
トライステート バッファ ロジックは、トライステート ドライバを使用せずに AND または OR ロジックを使用してインプリメントされます。この結果、タイミングが予測しやすくな
り、特に大規模デバイスではロードへの依存が減少します。
配置 / 構成
オンチップ トライステート バスでは、各 CLB ごとに 4 つの水平方向の配線リソースが使用できます。各トライステート
バッファは、図 27 に示すように、水平方向ライン 1 本おきに、合計 2 本に接続されます。ただし、SelectRAM メモリ、乗算器、または I/O ブロックに対応しているスイッチ マトリックスは無視されます。
トライステート バッファの数
表 11 に、各 Virtex-II デバイスで使用できるトライステートの数を示します。トライステート バッファ数は CLB エレメント数の 2 倍です。
図 26 : Virtex-II トライステート バッファ
S3
S2
S1
S0
DS031_37_060700
TBUF
TBUF
表 11 : Virtex-II トライステート バッファ
デバイス行ごとのトライステート バッファ
トライステート バッファの全体数
XC2V40 16 128
XC2V80 16 256
XC2V250 32 768
XC2V500 48 1,536
XC2V1000 64 2,560
XC2V1500 80 3,840
XC2V2000 96 5,376
XC2V3000 112 7,168
XC2V4000 144 11,520
XC2V6000 176 16,896
XC2V8000 208 23,296
図 27 : 水平方向ラインに接続されたトライステート バッファ
������ ������
�����������
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Virtex-II 1.5V フィールド プログラマブル ゲート アレイ (2)R
CLB およびスライスのコンフィギュレーション
表 12 に 1 つの CLB に含まれるロジック リソースの一覧を示します。すべての CLB は同一で、各 CLB またはスライスは記載するコンフィギュレーションのいずれかでインプリメントできます。表 13 に全 CLB で使用できるリソースを示します。
18Kb ブロック SelectRAM リソース
概要
Virtex-II デバイスには、大規模な 18Kb ブロック SelectRAMが組み込まれています。このブロック SelectRAM では、CLBでインプリメントされたワード数の少ない RAM 構造の分散 SelectRAM リ ソース を補 いま す。Virtex-II ブロ ックSelectRAM は、それぞれ 18Kb の真のデュアル ポート RAMで、2 つの独立クロック ポートおよび共有メモリ リソースにアクセスする 2 つの同期制御ポートが付いています。ただし対になっている両ポートは機能的に同一です。CLK、EN、WE、および SSR の極性は、コンフィギュレーションで定義されます。
各ポートの入力には、クロックおよびクロック イネーブル、ライト イネーブル、セット/リセット、アドレス、データ/パリティ データ入力 (書き込み用)、データ/パリティ データ出力 (読み込み用) があります。
ブロック SelectRAM の動作は同期で、レジスタに類似しています。制御、アドレ�