seminar high-k low-k

High-K / Low-K

Background

Plan

� Petit historique du transistor

� Les bases� MOS� CMOS

� Courant de drain

� Isolants� Isolants� Oxyde de champ et de grille� Capacités parasites

� Délai de propagation

� Lois d’échelle� Buts et conséquences� SiO2

� Courants de fuiteNanotechnologies - High and Low K2

Petit historique du transistor

� 1928 - brevet FET : J.E. Lilienfeld� 1947 - premier point-contact transistor (W. Shockley,

J. Bardeen et W. Brattain)� 1948 - transistron - H.F. Mataré et H. Welker� 1950 - BJT inventé par Shokley, à Bell Labs� 1956 – prix Nobel� 1956 – prix Nobel� 1960 - MOSFET construit par D. Kahng et M. Atalla

at Bell Labs

� Transistor : transconductance + varistor – Bell Telephone Laboratories

3 Nanotechnologies - High and Low K

The future ?

Nanotechnologies - High and Low K4

Les bases - MOS

Pictures : Prentice Hall

5 Nanotechnologies - High and Low KPicture : Sze, 1981

Les bases - CMOSInverseur : 1→0

0→1

Pictures : M. Pastre et J. Monmartin, 2007


Substrat : silicium dopéOxyde de grille : dioxyde de siliciumGrille : polysiliciumInterconnections : métal

Les bases – courant de drain


Isolants – la troisième dimension

Oxyde de champ :

Source NA ( picture from M.Pastre)


Oxyde de champ : isolation des interconnections low-K

Oxyde de grille : MOS high-K

Isolants – Oxyde de grille / de champ

http://lsiwww.epfl.ch/LSI2001/teaching/webcourse/ch02/ch02.html Wilke 2001


Isolants – capacités parasites

Pictures : M. Pastre, 2007


Isolants – délai de propoagation

Picture : M.Pastre, 2007


Lois d’échelle – buts et conséquences

� Buts et conséquences� Plus de fonctions sur la même surface� Diminuer R/□ (L↓→R↓ et W↓→R↑)� Diminuer la taille de la grille → diminuer CG

� Diminuer tG → R/□ ↓ mais CG ↑

Courant de fuite� Courant de fuite� Interfaces

� Resultats : � Diminution du temps de commutation� Diminuer l’énergie de commutation


Lois d’échelle – SiO2

Pictures : R.Chau


Lois d’échelle – courrant de fuite


Picture : J.Robertson

Résumé

� Microélectronique� Plus important composant : MOS� Plus importante technologie : CMOS

� Deux types d’oxydeDeux types d’oxyde� Oxyde de champ : low K� Oxyde de grille : high K

� Lois d’échelle� Petit transistor → faible épaisseur d’oxyde de grille� Faible épaisseur d’oxyde de grille → courrant de fuite


High-K / Low-K

Théorie

Table des matières

•Origine des matériaux diélectrique: diagramme de bandes

•Capacité d’un diélectrique

•Origine de la constante diélectrique

•Oxyde low-K

•Oxyde High-K•Oxyde High-K

Band Gap

Bande de conduction

Band gap

Bande de valence

Energie

États liants et antiliants

conducteursemiconducteur

Eg ≈ 1eV

diélectrique

Eg ≥ 5eV

Dioxyde de silicium

Band gap = 9 eV

Constante diélectrique = 3.9

High-K diélectrique: K > 3.9

Low-K diélectrique: K < 3.9

Capacité du diélectrique

K: constante diélectrique

t

K: constante diélectrique

A: surface

ε0: constante diélectrique du vide

t: épaisseur

Constante diélectrique: physique

La constante diélectrique K d’un matériau reflète l’intensité des mécanismes de polarisation dans le matériau.

-

+-+

Dû au champ électrique externe, des polarisations apparaissent dans le

+ -

+

+

--

-

apparaissent dans le matériau.

Création de dipôles.

Un champ électrique interne apparaît.

Charges fixes

Constante diélectrique: physique

Types de polarisations Spectre de permittivité

http://wcours.gel.ulaval.ca/2006/a/21948/default/5notes/IGEE-403%20chap%204.pdf

Oxyde low-K dans les semiconducteurs

L’oxyde low-K permet de faire diminuer les capacités parasites entre les différentes couches du circuit

Couches d’oxyde low-K

http://www.ziptronix.com/images/bestfib_hires.jpg

Oxyde low-K dans les semiconducteurs

Diminution de la constante diélectrique

• En réduisant la polarisabilité du matériau

• En réduisant la densité (introduire une porosité)

Le silicium poreux est très bien

http://bios.ewi.utwente.nl/research/micronanofluidics/solvingmicromachining.doc/solvingmicromachining-1.gif

Le silicium poreux est très bien maîtrisé et fait un bon oxyde low-k.

Problèmes de conduction thermique, de rigidité!

Oxyde high-K dans les semiconducteurs

Épaisseur équivalente d’oxyde = 3.9 est la constante diélectrique du SiO2

http://www.ece.gatech.edu/research/labs/vc/graphics/devChar/devchar3.gif

L’oxyde high-K est utilisé à la place du SiO2 pour l’oxyde de grille:

• un oxyde plus épais diminue le courant de perte dû à l’effet tunnel

J. Robertson, Rep. Prog. Phys. 69 (2006) 327–396

Choix de l’oxyde High-K

Cahier des charges:

• K doit être assez grand pour que la miniaturisation puisse encore durer plusieurs années

• l’oxyde doit se comporter comme un isolateur (band gap > 5 eV)

• il doit être thermodynamiquement stable avec le silicium

• il doit être stable et compatible aux techniques de fabrication actuelles

• il doit former une bonne interface électrique avec le silicium

• il doit contenir le moins de défauts possible

Valeur de K et band gap

K tend à varier inversement proportionnel avec la valeur du band gap.

Un compromis doit être trouver entre ces deux valeurs!


• pour jouer le rôle d’un isolateur, le band gap doit être supérieur à 5 eV.

• la valeur de K doit donc se situer autour de 25.

Stabilité thermodynamique

L’oxyde ne doit pas réagir avec le silicium et former du SiO2 ou bien un silicide.

• la couche supplémentaire de SiO2 annule l’effet de

l’oxyde (la couche effective sera plus élevée)

• les silicides sont des composés métalliques et

court-circuiteraient la grille

Stabilité cinétique

L’oxyde doit pouvoir supporter son process:

Un recuit thermique autour de 1000°C (J. Robertson, Rep. Prog. Phys. 69 (2006) 327–396)


Qualité de l’interface

• Absence de défauts d’interface

• Les liaisons de grains de l’oxyde peuvent entraîner des défauts

Meilleure qualité

Croissance épitaxiale de l’oxyde cristallin

Meilleure qualité

Oxyde amorphe

Et le gagnant est…

Les oxydes d’Hafnium ou de Zirconium sont les mieux placés pour remplacer le SiO2 dans l’oxyde de grille.

Nanoelectronique

� Technologie� Quel High-k ?� Méthodes de déposition� Méthodes de déposition� Atomic layer deposition� Interface Si-Oxide� Paramètres de la déposition� CMP

Quel High-k ?

� Grande constante diéléctrique� Grand bandgap

Deposition of HfO2

� Pulvérisation / évaporation� Metal deposition + oxidation� Metal deposition + oxidation� Atomic Layer Deposition (ALD)� Metal Organic CVD (MOCVD)

Atomic Layer Deposition

� Adsorption d’un precurseur (� monocouche)� Oxidation de la couche adsorbée� Le cycle est répété n fois

Recuit� Recuit

Precurseurs

Ils doivent :� Auto-limiter leur adsorbtion� Être volatile

Ne pas réagir dans sa phase gaseuse� Ne pas réagir dans sa phase gaseuse� Ne pas se décomposer à la température de

déposition

Atomic Layer Deposition

� ALD animation

Interface

� SiO2 ???

Interface

� SiO2 ???� Diffusion d’oxygène à travers le HfO2

Préparation de la surface

� Le démarrage de la croissance nécessite quelques cycles

Paramètres

� Durée des pulses� Durée entre les pulses� Température de déposition� Température de déposition� Température de recuit� Préparation de la surface

Température de déposition

� Effet sur la vitesse de croissance, structure de la couche et les propriétés diéléctriquesdiéléctriques

Température de recuit

� Effet sur l’épaisseur, la structure et les propriétés diéléctriques

CMP

� Chemial Mechanical Polishing

Nanoelectronics

Applications

Applications

� High-k : Intel new processor « Penryn »� High-k : Stacked DRAM� Low-k : Interconnections� Low-k : Interconnections

→ Concrete applications in computer industry

Application 1 : High-k

new CPU

Moore’s Law (1965)

Scaling limits

The principal scaling limit is the gate oxide thickness : as it reduce, the leakage current due to tunneling effect raise

Higher leakage current =

• Higher power consumption

• Higher Temperature

• Reduced device reliability

Gate oxide and technology

The latest Intel 65 nm technology is still based on SiO2 gate oxide: the thickness of the oxide layer has reached 1.2 nm (5 atomic layers)

oxP

is the power due to gate oxide tunneling (thickness = ) oxTeq

toxP

Solutions to the scaling limit

� Change the device : Double-gated MOS

� Change the gate oxide material : High-k

Intel solution : High-k

0A

tC

εκ=

DI C⇒ �~

Challenges

� High treshold voltage due to Fermi level pinning at the interface of the poly-Si / High-K

� Surface phonon scattering causes channel mobility degradation

� Choose the material and integrate it in wide-scale production

Solution : Metal Gate / Hafnium based high-k

Solution : Replace the ploy-Silicon gate by a metal gate

The hafnium based high-k material is deposited layer by layer by Atomic Layer Deposition (ALD)

Real challenge Vs Marketing

Gordon Moore : "The implementation of high-k and metal materials marks the

biggest change in transistor technology biggest change in transistor technology since the introduction of polysilicon gate

MOS transistors in the late 1960s."

The « Penryn »

Application 2 : High-k

Stacked capacitor in DRAM

DRAM ????

Dynamic random access memory : The user can access any location of the entire memory and in any order

The capacitor charge is refreshed periodically.

DRAM Cell – Type of DRAM

The DRAM capacitor must have a minimum capacitance of ~ 30 fF per cell in order to provide enough sensing margin

and data retention time.

Trench Cell

Surface area is then large

Stacked Cell

Height of 1.5 mµ�~

Scaling

When the device scale, the capacitor must scale in order to obtain a smaller cell size even when the capacitance stays fixed:

�For trench capacitor, the capacitor surface can be increased by etching deeper trenches.

�But for stacked capacitor, it’s difficult to increase the surface area definitely and high-k material must be used.

Requirements

� To achieve high capacitance, the equivalent oxide thickness must be 1nm or lower.

� Unlike gate dielectric, the DRAM capacitor is very sensitive to leakage.is very sensitive to leakage.

� The data retention time suffers greatly if the capacitor leakage exceeds~ 1 fA/cell.

→ The most commonly selected high K dielectrics are Ta2O5, Al2O3, or BST (Ba-Sr-Titanate) in order to ensure low leakage.

Requirements

→ The most commonly selected high K dielectrics are Ta2O5, Al2O3, or BST (Ba-Sr-Titanate) in order to ensure low leakage.

Process flow of the vertical stacked capacitor

i. RIEii. Isotropic deposition of POLY1

and SiO2 , etch SiO2 iii. Same as ii

the structure is refilled with iv. the structure is refilled with POLY1

v. etched back to adjust the height and the oxide is removed

vi. The high-k (ONO) is deposited and filled with POLY2

SEM view of a vertical stacked capacitor

A BSTO Stacked Cell

Application 3: Low-k

Interconnects

The interconnects problem

Scaling down + more transistors = more interconnects and less distance between them

parasiticalC⇒ �

int erconnectst �↓

↑

Parasitical capacitances

� cause RC propagation delays :Problem for high frequency devices(e.g. BiCMOS, RF CMOS)

Solution : Low-k materials

Low-k Material

Dielectric constant reduction is achieved by one or moreof the following:

1. Reducing polarizability2. Reducing density2. Reducing density3. Introducing porosity

To achieve a dielectric constant of below 2.5, significantporosity is needed in the film.

Example : Porous Silicon dioxide

Some problems : Heat dissipation

The tightly pitched interconnects used in advanceddevices draw high current densities which leads to jouleheating. Low-k dielectrics have lower thermal conductivityheating. Low-k dielectrics have lower thermal conductivitythan SiO2 and so are less able to dissipate the heatgenerated : a potential reliability problem.

Thanks

� We would like to thank Alexandre Perentes and Veronica Savu

seminar high-k low-k

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