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manual de digitales y copuertas logicasTRANSCRIPT
INDICE
1. Sistemas Numéricos y Códigos1.1. Sistemas Numéricos y Códigos …………………………………………... 2 1.2. Sistema Binario …………………………………………………………… 41.3. Sistemas Octal y Hexadecimal …………………………………………... 81.4. Claves y Códigos …………………………………………………………... 12
2. Compuertas Lógicas2.1 Compuertas Lógicas ………………………………………………………… 202.2 Tipos de Compuertas ……………………………………………………….. 202.3 Características Generales ……………………………………………………. 27
3 . Álgebra de Boole
3.1. Álgebra de Boole …………………………………………………………… 313.2. Simplificación de Funciones ……………………………………………….. 353.3. Implementación de Circuitos Lógicos Combinacionales ……………………. 45
4. Circuitos Integrados 4.1 Familias Lógicas …………………………………………………………….. 50 4.2 Características de las Familias …………………………………………….. 50 4.3 Tipos de Circuitos de Salida ……………………………………………….. 53 4.4 Dispositivos Especiales …………………………………………………….. 59
5. Sistemas Lógicos Combinatorios 5.1 Sistemas Lógicos Combinatorios …………………………………………… 64 5.2 Codificadores y Decodificadores ……………………………………………. 68 5.3 Dispositivos Lógicos Programables ………………………………………….. 73
Prácticas Recomendadas ……………………………………………………………… 86
1
1. Sistemas Numéricos y Códigos
2
1.1 Sistemas Numéricos y Códigos
Un sistema numérico es aquel que nos permite representar cantidades abstractas denominadas números. En general se pueden dividir en posicionales y no posicionales. Los posicionales son aquellos en donde dependiendo del lugar que ocupa el dígito en el número, tiene un valor o peso definido; el dígito que se encuentra en el extremo derecho en esta clase de sistemas, es el de menor peso, mientras que el que se encuentre en el extremo izquierdo es el de mayor peso.
El sistema numérico decimal es posicional por ejemplo, en el número 265 se representan centenas, decenas y unidades respectivamente:
2 6 5 Unidades Decenas Centenas
La base de un sistema numérico se refiere al número de símbolos básicos usados, los más usuales son base diez, dos, ocho y dieciséis:
El sistema Decimal corresponde al sistema base diez, ya que está compuesto por diez dígitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9.
El sistema Binario corresponde al sistema base dos, y está compuesto por los dígitos: 0, 1; estos dígitos son llamados bits; el bit de menor peso es llamado bit menos significativo LSB (less significative bit), mientras que el de mayor peso es conocido como bit más significativo MSB (most significative bit).
El sistema Octal corresponde al sistema base ocho, y está compuesto por los dígitos: 0, 1, 2, 3, 4, 5, 6, 7.
El sistema Hexadecimal corresponde al sistema base dieciséis, y está compuesto por los dígitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F; las letras de la A a la F, equivalen a los números 10, 11, 12, 13, 14 y 15 respectivamente.
En general, se identifica la base del número, porque éste último posee un subíndice con la inicial del nombre del sistema o el número de la base a la que pertenece; debido a que el sistema que comúnmente se maneja es el decimal, se puede omitir el uso del subíndice por ejemplo:
986110 O 9861D o 9861 …………….. Decimal 10102 O 1010B ................................................ Binario76058 O 7605O ………………………………. Octal23C416 O 23C4H ………………………………. Hexadecimal
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Para poder hacer una asociación entre los diferentes sistemas numéricos, es necesario poder convertir de cualquier base a la base decimal y viceversa.
Conversión de base N a base Diez.
di...d3 d2 d1 d0 base => d0 x base 0 + d1 x base1 + d2 x base
2 + d3 x base 3 +……+ di x base
i
= Numero10
La fórmula se describe como sigue: se inicia con el digito de menor peso (d0) y se multiplica por la base elevada a la potencia cero, este resultado se suma con la multiplicación del siguiente digito por la base elevada a la potencia uno y así sucesivamente hasta llegar al digito de mayor peso (di).
Ejemplos:
1 0 1 0 2 => 0 x 2 0 + 1 x 21 + 0 x 2
2 + 1 x 2 3 = 0 x 1+ 1 x 2 + 0 x 4+ 1x 8
= 0 + 2 + 0 + 8 = 10 10
7 6 0 5 8 => 5 x 8 0 + 0 x 81 + 6 x 8
2 + 7 x 8 3 = 5 x 1+ 0 x 8 + 6 x 64 + 7x 512
= 5+ 0+ 384+ 3584 = 3973 10
2 3 C 4 H => 4 x 16 0 + 12 x 161 + 3x 16
2 + 2 x 16 3 = 4 x1+ 12x 16 + 3 x 256+ 2x 4096 = 4+192+ 768+ 8192 = 9156 10
Conversión de base Diez a base N.
Num 10 => Num n
Num 10 ÷ n dividendo1 divisor
Cociente1= dividendo2 residuo1Cociente2= dividendo3 residuo2Cociente3= dividendo4 residuo3 . . .
. . . . . . Cociente_i > n = dividendoi residuo_i
Núm n = cociente_i residuo_i residuo3 residuo2 residuo1
El procedimiento se describe como sigue: se inicia con la división del número decimal entre la base(divisor) a la que queremos convertir, el cociente se escribe en el lado izquierdo y el residuo en el derecho; después, se toma este primer cociente como dividendo y se divide entre la base, el cociente se escribe en el lado izquierdo y el residuo en el derecho y así sucesivamente mientras que el dividendo siga siendo mayor o igual que la base n; finalmente el número ya convertido, se conforma del último cociente (dígito de mayor peso)seguido por todos los residuos obtenidos, siendo el primer residuo el que corresponde al digito de menor peso.
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Ejemplos:
6 => base 2
6 ÷ 2 3 0 (3 ÷ 2) (1 < 2) 1 1
Núm 2 = 1 1 0 2
10 => Binario 3973 => Octal 9156 => Hexadecimal
10 ÷ 2 3973 ÷ 8 9156 ÷ 16
5 0 496 5 572 4 2 1 62 0 35 C 1 0 7 6 2 3
1010 => 10102 3973 => 76058 9156 => 23C416 1.2 Sistema Binario.
El sistema binario es el más utilizado en los circuitos electrónicos digitales, por lo que se estudia las operaciones aritméticas de suma, resta y multiplicación binaria.
Suma.Para realizar las operaciones, es necesario tener siempre en cuenta la base con la que
estamos trabajando, por ejemplo: 1 1 1 5 610 7 8 910
+ 5 110 + 5 410
1 0 710 8 4 310
La operación en base diez, la hacemos de forma automática 6+1 = 7, 5 +5 = 0 y “llevamos” 1, lo anterior porque al completarse la base 10, se genera un acarreo en este caso de 1 y no hay sobrantes; luego, 9+4 = 3, y llevamos 1, 8 +5 + acarreo 1=4 y llevamos 1, 7 + acarreo 1 = 8. El mismo procedimiento se aplica en el sistema binario:
1 1 1 0 1 1 1 2
+ 1 1 0 2 1 1 1 0 1 2 1 + 0 = 1
5
1 + 1 = 0 (semejante a un 5+5 = 0, se completa la base) y llevamos 1 1 + 1 = 0 (se lleva acarreo 1) + 1 (acarreo anterior) = 1 Acarreo 1+ 0 = 1 1
11 1 1 1 0 0 12
+ 1 1 1 12 1 1 0 0 0 2 1 + 1 = 0 (semejante a un 9+1= 0, se completa la base) y llevamos 1 Acarreo 1 + 1 = 0 y llevamos 1 Acarreo 1 + 1 = 0 y llevamos 1 Acarreo 1 + 1 = 1 y llevamos 1 (semejante a un 2+9=11) Acarreo 1
Resta.Recordando como se lleva a cabo la resta decimal de 945- 63, entonces 5–3 = 2, 4–6 no se puede, por
lo tanto el 4 “le pide prestado” al 9 y este le presta 10 (el valor de la base) por lo que el 4 se convierte en 14 y el 9 al hacer el préstamo en 8, resultando 882:
8 14
9 4 510
- 6 310 8 8 210
En Binario, para restar 1010- 110, se tiene que 0 – 0= 0, 1 – 1=0, 0 – 1 no se puede, por lo tanto el 0 “le pide prestado” al 1 y éste le presta 2 (el valor de la base) por lo que el 0 se convierte en 2 (2 + 0) y 1 al hacer el préstamo en 0, resultando 0100:
0 2 1 0 1 02
- 1 1 02 0 1 0 02
En el caso de la resta de los números binarios se utiliza también un método conocido como complemento a dos, que consiste en los siguientes pasos:
1.- IGUALAR LAS LONGITUDES. Las longitudes del minuendo y sustraendo deben ser iguales (para evitar errores en el método), de no ser así, se agregan ceros a la izquierda de la cantidad de menor longitud hasta igualar las longitudes, ejemplo: 10102 => 00102 - 1102 => - 01102
6
2.- COMPLEMENTAR EL SUSTRAENDO. Cada dígito del sustraendo se complementa es decir, los unos se convierten en ceros y los ceros en unos.
1 0 1 02
0 1 1 02 => 1 0 0 12
3.- SUMAR UNO AL SUSTRAENDO COMPLEMENTADO. A la cantidad resultante del complemento se le suma uno. 1
1 0 0 12
+ 12
1 0 1 02
4.- AGREGAR BITS DE SIGNO. Tanto a la suma obtenida como al minuendo, se le agrega un bit al lado izquierdo que representa el signo del número, 0 si el número es positivo y 1 si es negativo. Minuendo 1 0 1 02 => 0 1010 Sustraendo 1 0 1 02 => 1 10105.- SUMAR. Finalmente, las cantidades anteriores se suman, y la suma es el resultado de la resta en complemento a dos (CA-2).
1 1
0 1 0 1 02
+ 1 1 0 1 02
1 0 0 1 0 02 Resultado Bit de signo 0 (representa un valor positivo). Bit de rebasamiento (despreciable).
Para comprobar, tomamos los valores iniciales del minuendo y el sustraendo, el resultado de la sumatoria y hacemos la conversión de estos a decimal:
10102 => 0x20 + 1x21 + 0x22 +1x23 = 0+2+0+8= 10 => + 10 - 1102 => 0x20 + 1x21 + 1x22 = 0+2+4 = 6 => - 6 0 01002 => 0x20 + 0x21+ 1x22 +0x23 =0+0+4+0= 4 => + 4
Cuando el sustraendo es mayor que el minuendo en cualquier resta, generalmente el minuendo se convierte en sustraendo, y el sustraendo en minuendo, y al efectuarse la resta, se le agrega el signo negativo al valor resultante; en el caso de la resta binaria en
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Complemento a dos (siguiendo los pasos del método), el valor resultante será de signo negativo (1):
0112 => 000112 (1- igualar longitudes) - 110002 => - 110002 001112 (2- complementar el sustraendo) + 12 010002 (3- sumar uno )
0 000112 (4- agregar bits de signo) + 1 01000 2 (5- sumar)
1 010112
Resultado preliminar Bit de signo 1 (representa un valor negativo). Convirtiendo los valores iniciales del minuendo y el sustraendo, el resultado de la sumatoria a decimal tenemos:
0112 => + 3 - 110002 => - 24 1 010112 => - 11
Como se puede apreciar, el valor resultante de la sumatoria no es real, para obtenerlo se complementa el número (excluyendo el bit de signo, que se agregará al final) y se le suma uno:
1 010112 => 101002 + 12 1 101012 => - 21 => Resultado real
Multiplicación.
La operación de multiplicación binaria es muy sencilla, ya que como resultante solo tendremos un uno o un cero; posteriormente se realiza la sumatoria. 111102 10102 x 102 x 1012 000002 10102
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+ 111102 00002
1111002 + 10102____
1100102
1.3 Sistemas Octal y Hexadecimal.
La principal ventaja de los sistemas Hexadecimal y Octal radica en la facilidad que ofrecen para representar de forma reducida los números binarios como se muestra en la tabla 1.1:
DECIMAL BINARIO HEXADECIMAL OCTAL
0 00002 016 08
1 00012 116 18
2 00102 216 28
3 00112 316 38
4 01002 416 48
5 01012 516 58
6 01102 616 68
7 01112 716 78
8 10002 816 108
9 10012 916 118
10 10102 A16 128
11 10112 B16 138
12 11002 C16 148
13 11012 D16 158
14 11102 E16 168
15 11112 F16 178
Tabla 1.1 Equivalencias entre los sistemas decimal, binario, hexadecimal y octal.
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Conversión de base Dos a base Ocho y Dieciséis.
Para la conversión de un número en sistema Binario a Octal o Hexadecimal se hacen agrupaciones de bits, tres para Octal y cuatro para Hexadecimal, que es la cantidad de bits necesaria para poder representar el dígito mayor de estas bases; la agrupación se hace de derecha a izquierda.
101100112 => Octal
*010 110 0112
d28 d18 d08
Equivalente en octal del número binario 011 => 3 Equivalente en octal del número binario 110 => 6 Equivalente en octal del número binario 010 => 2
101100112 => 2638
* es conveniente agregar un 0 a la izquierda para completar la cantidad de bits (3).1011 00112 => Hexadecimal
d116 d016
Equivalente en Hexadecimal del número binario 0011 => 3 Equivalente en Hexadecimal del número binario 1011 => B101100112 => 3B16
Para la conversión de Hexadecimal y Octal a Binario, el procedimiento es a la inversa, es decir cada digito se representa con el número binario correspondiente:
3B16 => Binario
3 B16 = 0011 10112
2638 => Binario 2 6 38 = 010 110 011
Como se puede apreciar, es de suma importancia aprender los números binarios (por lo menos del 0 al 15) para las conversiones Hexadecimal y Octal.
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Ejercicio 1.1 1. La forma más recomendable de aprender las cosas es hacerlas por uno mismo, así que antes de continuar con el siguiente tema, realice las siguientes conversiones:
100D => BINARIO 6110 => BINARIO 11110B => DECIMAL 10000012 => DECIMAL 65O => HEXADECIMAL2108 => HEXADECIMAL5AH => OCTAL7116 => OCTAL10001B => OCTAL1010111B => HEXADECIMAL
Suma y Resta.
Para las operaciones de suma y resta en los sistemas Octal y Hexadecimal se utiliza el mismo método que para el sistema binario antes visto, ejemplo:
1 1 2 3 5 7 8
+ 7 4 0 18 1 1 7 6 0 8 7 + 1 = 0 (semejante a un 9+1= 0, se completa la base) y llevamos 1 Acarreo 1 + 5 = 6 3 + 4 = 7 2 + 7 = 1 y llevamos 1 (semejante a un 2+9 = 11 ) 1 1 5 8 A 7 16
+ E 4 0 1 16 1 3 CA 8 16 7 + 1 = 8 A + 0 = A 8 + 4 = C 5 + E = 3 y llevamos 1 (semejante a un 5+8 =13) 1
Una segunda opción, consiste en seguir realizando los cálculos en base diez, pero teniendo como referencia la base en la que trabajamos, por ejemplo: 1 5 8 16
+ E 4 16 1 3 C16
1 Las respuestas de los ejercicios las encontrará al final de cada unidad correspondiente.
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8+4 =12 en Hexadecimal corresponde a la letra C, 5+E = 5+14=19, se lleva 1(se completa la base 16) y sobran 3.
Para la operación de resta y tomando como referencia la resta decimal, basta recordar que en vez de prestar diez, se presta dieciséis u ocho (según sea el caso), pero la operación es muy similar , por ejemplo:
6 14
7 6 58
- 7 38 6 7 28
En octal, 5 – 3= 2, 6 – 7 no se puede, por lo tanto el 6 “le pide prestado” al 7 y este le presta 8 (el valor de la base) por lo que el 6 se convierte en 14 (6 + 8) y el 7 al hacer el préstamo en 6.
E 24
F 8 416
+ E 9 116 0 F 316 En Hexadecimal, 4 – 1= 3, 8 – 9 no se puede, por lo tanto el 8 “le pide prestado” a la F y este le presta 16 (el valor de la base) por lo que el 8 se convierte en 24 (16 + 8) y la F al hacer el préstamo en E.Ejercicio 1.2. Realice las siguientes operaciones aritméticas.
11001002 + 1111002
111001102 + 10010002 208 + 578 638 + 168
5C16 + BF16 A016 + 1616 100002 - 10012 (CA-2)100102 - 110002 (CA-2)718 – 558 528 – 268 78916 - FF16 3816 - 2E16 11102 x 1102 101012 x 1012
1.4 Claves y Códigos
Códigos binarios continuos y cíclicos
Si definimos el término código como un sistema de equivalencias, entonces un código binario establece equivalencias entre el sistema binario y otros códigos. Un código binario es continuo si las combinaciones correspondientes a números decimales consecutivos son adyacentes, y además se considera
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también cíclico si la última combinación es adyacente a la primera. El código Gray es un ejemplo de un código binario continuo y cíclico.
Código Gray 2
Dígito Decimal Código Gray0 0001 0012 0113 0104 1105 1116 1017 100
El código Gray es un código basado en un sistema Binario y su principal característica es que solo hay un cambio de BIT cada vez que se pasa de una combinación a la siguiente (tabla 1.2). Este código también se denomina reflex porque se obtiene reflejando las combinaciones como si fueran vistas con un espejo (líneas de trazos) por ejemplo, para una sola señal las combinaciones son 0 y 1, una vez reflejado se añadirá una nueva columna a la izquierda en la que la mitad superior serán ceros y la inferior unos; continuando con este proceso se llegará al número de señales que sean necesarias como se muestra en la figura 1.1.
En la figura anterior también se indica cómo se puede traducir un valor decimal (6 en el ejemplo) directamente a código Gray (resultado 101): se comienza pasando a binario el valor decimal sin olvidar que hace falta al menos un cero a la izquierda, luego se agrupan de dos en dos y si las dos cifras son iguales corresponde un cero en código Gray y si son distintas corresponde a un uno.
Código Decimal Codificado en Binario (BCD)
En el código Decimal Codificado en Binario (Binary Code Decimal), cada cifra decimal se codifica directamente en un su equivalente en binario (tabla 1.3):
DECIMAL BINARIO
2 Fuente http://es.geocities.com/jeeesusmeeerino/sistnum/otros/otros.html
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Tabla 1.2 Equivalencia del código Decimal y código Gray 0 0 00 00 000 01 1 01 01 001 1
11 011 21 11 10 010 30 10
10 110 411 111 501 101 6 0110 Binario 00 100 7
101 Gray
Figura 1.1 Generación del código Gray.
0 00002
1 00012
2 00102
3 00112
4 01002
5 01012
6 01102
7 01112
8 10002
9 10012
Tabla 1.3 Código BCD
Código estadounidense estándar para el intercambio de información (ASCII)
El código ASCII (American Standard Code for Information Interchange), es un código de caracteres basado en el alfabeto latino tal como se usa en inglés moderno y otras lenguas occidentales; define 128 códigos posibles, y su principal ventaja, aparte de constituir un estándar, consiste en la ordenación alfabética de los códigos como se muestra en la tabla 1.4 y 1.5 :
Nombre Decimal
Hexadec
Carácte
14
imal
r
Nulo 0 00
NUL
Inicio de cabecera
1 01
SOH
Inicio de texto 2 02
STX
Fin de texto 3 03
ETX
Fin de transmisión
4 04
EOT
enquiry 5 05
ENQ
acknowledge 6 06
ACK
Campanilla (beep)
7 07
BEL
backspace 8 08
BS
Tabulador horizontal
9 09
HT
Salto de línea 10
0A
LF
Tabulador vertical
11
0B
VT
Salto de página
12
0C
FF
Retorno de carro
13
0D
CR
Shift fuera 14
0E
SO
Shift dentro 15
0F
SI
Escape línea de datos
16
10
DLE
Control dispositivo 1
17
11
DC1
Control dispositivo 2
18
12
DC2
Control dispositivo 3
19
13
DC3
Control dispositivo 4
20
14
DC4
neg acknowledge
21
15
NA
15
K
Sincronismo 22
16
SYN
Fin bloque transmitido
23
17
ETB
Cancelar 24
18
CAN
Fin medio 25
19
EM
Sustituto 26
1A
SUB
Escape 27
1B
ESC
Separador archivos
28
1C
FS
Separador grupos
29
1D
GS
Separador registros
30
1E
RS
Separador unidades
31
1F
US
Tabla 1.4 Caracteres no imprimibles del Código ASCII
Decimal Hex. Carácter Decimal Hex. Carácter Decimal Hex. Carácter32 20 Espacio 64 40 @ 96 60 `
33 21 ! 65 41 A 97 61 a
34 22 " 66 42 B 98 62 b
35 23 # 67 43 C 99 63 c
36 24 $ 68 44 D 100 64 d
37 25 % 69 45 E 101 65 e
38 26 & 70 46 F 102 66 f
39 27 ' 71 47 G 103 67 g
40 28 ( 72 48 H 104 68 h
16
41 29 ) 73 49 I 105 69 i
42 2A * 74 4A J 106 6A j
43 2B + 75 4B K 107 6B k
44 2C , 76 4C L 108 6C l
45 2D - 77 4D M 109 6D m
46 2E . 78 4E N 110 6E n
47 2F / 79 4F O 111 6F o
48 30 0 80 50 P 112 70 p
49 31 1 81 51 Q 113 71 q
50 32 2 82 52 R 114 72 r
51 33 3 83 53 S 115 73 s
52 34 4 84 54 T 116 74 t
53 35 5 85 55 U 117 75 u
54 36 6 86 56 V 118 76 v
55 37 7 87 57 W 119 77 w
56 38 8 88 58 X 120 78 x
57 39 9 89 59 Y 121 79 y
58 3A : 90 5A Z 122 7A z
59 3B ; 91 5B [ 123 7B {
60 3C < 92 5C \ 124 7C |
61 3D = 93 5D ] 125 7D }
62 3E > 94 5E ^ 126 7E ~
63 3F ? 95 5F _ 127 7F DEL
Tabla 1.5 Caracteres imprimibles del Código ASCII
Códigos detectores de errores.
En la transmisión de una información binaria, es posible que se produzcan errores debido a la presencia de ruido en el proceso o por avería de alguno de los componentes. Uno de los métodos más sencillos para detectar si se produjo algún error en la transmisión, consiste en agregar al dato binario, un bit conocido como bit de paridad.
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El bit de paridad se añade al dato como bit MSB; si el código que se desea obtener es de paridad par, dicho bit será tal que el número de unos en cada combinación del nuevo código sea par, si por el contrario se desea un código de paridad impar, el bit añadido a cada combinación ha de ser tal que la combinación resultante tenga un número impar de unos, por ejemplo:
Dato Paridad Código resultante Bit de paridad Cantidad final de 1’s10100
par 0 10100 0 2 (par)
11110
impar 1 10010 1 3 (impar)
010101
par 1 010101 1 4 (par)
110011
impar 1 110011 1 5 (impar)
Tabla 1.6 Ejemplo de números con BIT de paridad
La detección de errores en estos códigos consiste en comprobar al recibir la información, si el número de unos de cada combinación es par (códigos de paridad par) o impar (códigos de paridad impar).
Ejercicio 1.3 Responda:
El equivalente en Código Gray del valor BCD 0110 es: __________________
El equivalente en BCD del código GRAY 0011 es: _________________
El equivalente en BCD del código GRAY 0100 es:_________________
El ___________ es el código alfanumérico más comúnmente utilizado.
¿Cual de los siguientes códigos posee paridad par ? 10011000 1111111101111001 1101010111111000
¿Cual de los siguientes códigos posee paridad impar ? 10011000 1111110001111000 1101010011111001
Un sistema de valor posicional, es aquel en el que el valor de un digito depende de su ____.Las siglas LSB significan ________ significative bit.
18
El sistema _______________ proporciona grandes ventajas prácticas para el almacenamiento y procesamiento de datos en sistemas digitales, ya que emplea solo dos símbolos.
El mayor valor que se puede representar en decimal con ocho bits es: ______________.
Para su equivalencia numérica en sistema ___________, se agrupan 3 dígitos binarios.
Para su equivalencia numérica en sistema ___________, se agrupan 4 dígitos binarios.
El equivalente en binario del resultado de la resta decimal de 20 - 2 en complemento a 2 es: ____________________.
El equivalente en binario del resultado de la resta decimal de 3 - 16 en complemento a 2 es: ____________________.
Hoja de Respuestas Unidad I
Ejercicio 1.1
19
100D => 11001002
6110 => 1111012 11110B =>30 10 10000012 => 65 10
65O => 3516
2108 => 8816
5AH => 1328
7116 => 1618
10001B => 2181010111B => 5716
Ejercicio 1.211001002 + 1111002 = 101000002
111001102 + 10010002 = 1001011102
208 + 578 = 778
638 + 168 = 1018
5C16 + BF16 = 11B16
A016 + 1616 = B616
100002 - 10012 (CA-2) = 001012
100102 - 110002 (CA-2) = 1 01102
718 – 558 = 148
528 – 268 = 248
78916 - FF16 = 68A16
3816 - 2E16 = A16
11102 x 1102 = 10101002
101012 x 1012 = 11010012
Ejercicio 1.3Gray 0101BCD 0010BCD 0111ASCII1111111110011000
Ejercicio 1.4 PosiciónLessBinario255OctalHexadecimal010010101101
20
Compuertas Lógicas
2.1 Compuertas Lógicas
Una compuerta lógica es un circuito digital que en base a los niveles lógicos presentes en sus entradas produce una salida lógica.
Niveles lógicos.
Los niveles lógicos se refieren a los bits 0 y 1 que representan el estado de una variable de voltaje; estos niveles se pueden generalizar como:
Intervalo de voltaje que representa un 0 lógico o nivel bajo
v52 Intervalo de voltaje que representa un 1 lógico o nivel alto.
Estos niveles lógicos también se pueden representar como valores de tensión o no tensión, conectado o no-conectado, abierto o cerrado, encendido o apagado, 1 o 0 respectivamente.
Al trabajo de los circuitos electrónicos digitales en base a los unos o niveles alto, se le conoce como lógica positiva; en cambio, al trabajo de circuitos electrónicos digitales en base a los ceros o niveles bajo, se le conoce como lógica negativa. Tabla de verdad.
Una tabla de verdad, es un medio para describir cómo, la salida lógica de un circuito depende de los niveles lógicos presentes en las entradas del circuito, ejemplo:
A X
0
1
A B X0 00 11 01 1
A y B corresponden al nombre de las variables de entrada, con todas las posibles combinaciones para uno y dos bits; X corresponde a la salida del circuito.
El total de combinaciones posibles en la tabla de verdad se define por 2n, siendo n el número de entradas al circuito.
2.2 Tipos de Compuertas Lógicas
22
Tabla 2.1 Ejemplos de tablas de verdad para una y dos variables
Las compuertas lógicas, llevan a cabo las operaciones lógicas de: suma (OR), multiplicación (AND) y negación o complementación (NOT), entre otras; se representan mediante símbolos y su comportamiento se muestra en una tabla de verdad como a continuación:
Figura 2.1 Tabla de verdad y símbolo para la compuerta de suma lógica: “OR”
La operación de suma lógica es semejante a un razonamiento lógico “o”, en donde el resultado será verdadero si alguno de los elementos A o B es verdadero:
A B XF F FF V VV F VV V V
Tabla 2.2 Razonamiento lógico: “O”
Figura 2.2 Tabla de verdad y símbolo para la compuerta de multiplicación lógica “AND”
23
La operación de multiplicación lógica se puede escribir de la forma AB o AB y es semejante a un razonamiento lógico “y”, en donde el resultado será verdadero solo si los dos elementos A y B son verdaderos:
A B XF F FF V FV F FV V V
Tabla 2.3 Razonamiento lógico: “Y”
Figura 2.3 Tabla de verdad y símbolo para la compuerta de negación lógica “NOT”
La operación de negación lógica se escribe de la forma /A, y consiste en invertir la entrada, es decir si la entrada es verdadera entonces el resultado será falso, de la misma forma, si la entrada es falso entonces la salida será verdadera:
A XF VV F
Tabla 2.4 Razonamiento lógico de la operación de complemento
A partir de las compuertas básicas, surgen las compuertas compuestas como son suma negada (NOR), multiplicación negada (NAND), suma exclusiva (XOR) y suma exclusiva negada (XNOR).
24
A B X
0 0 1
0 1 0
1 0 0
1 1 0
Figura 2.4 Tabla de verdad y símbolo para la compuerta de suma lógica negada: “NOR”
La operación de suma lógica negada, complementa o niega la operación de suma lógica es decir, para los estados o entradas en las que la salida era uno o verdadero, ahora será cero o falso, de la misma forma, para los estados o entradas en las que la salida era cero o falso, ahora será uno o verdadero, como se muestra en la tabla 2.5; el agregar al símbolo de la compuerta un círculo, es equivalente a agregarle un inversor para complementar la salida(Fig. 2.5) .
A B X (OR) X (NOR)0 0 0 10 1 1 01 0 1 01 1 1 0
Tabla 2.5 Tabla de verdad que muestra las salidas de las compuertas OR y NOR
Figura. 2.5 Equivalencia de una compuerta NOR.
La operación de multiplicación lógica negada, complementa o niega la operación de multiplicación lógica es decir, para los estados o entradas en las que la salida era uno o verdadero, ahora será cero o falso, de la misma forma, para los estados o entradas en las que la salida era cero o falso, ahora será uno o verdadero, como se muestra en la figura 2.6.
25
ABX001011101110
TABLA DE VERDAD
Figura 2.6 Tabla de verdad y símbolo para la compuerta lógica: “NAND”
La operación de suma exclusiva, se describiría de forma lógica mediante el enunciado “uno u otro pero no ambos” es decir, cuando las entradas son diferentes para los estados o entradas en las que la salida era uno o verdadero, ahora será cero o falso, de la misma forma, para los estados o entradas en las que la salida era cero o falso, ahora será uno o verdadero.
Figura 2.7 Tabla de verdad y símbolo para la compuerta de suma exclusiva: “XOR”La operación de suma exclusiva negada, complementa o niega la operación de suma exclusiva es decir, para los estados o entradas en las que la salida era uno o verdadero, ahora será cero o falso, de la misma forma, para los estados o entradas en las que la salida era cero o falso, ahora será uno o verdadero.
Figura 2.8 Tabla de verdad y símbolo para la compuerta “XNOR”
Ejercicio 2.1. Llene los espacios en blanco:
1. SÍMBOLO OPERACIÓN LÓGICA NOMBRE
NOT
26
ABX000011101110
TABLA DE VERDAD
ABX001010100111
TABLA DE VERDAD
NAND
/AB + A/B
XNOR
A + B
2. Si A = 0 y B =1, entonces el valor de X es: _____
A X B
3. Si A = 1 y B =1, entonces el valor de X es: _____ A X B
4. Si A = 0 y B =0, entonces el valor de X es: _____
A X B
5. Si A = 1 y B =0, entonces el valor de X es: _____
A X B
27
Simbología IEEE/ANSI
Existe una simbología que se utiliza para representar los dispositivos y las funciones lógicas que se ajustan a las normas IEEE/ANSI (El Instituto de Ingenieros Eléctricos y Electrónicos, y El Instituto Nacional Estadounidense de Estándares); esta simbología se presenta a continuación:
28
1A X
NOT
&A
X
B
A
B& X
AND NAND
≥1A
X
B
A
B ≥1 X
OR NOR
=1A
X
B
A
B =1 X
XOR XNOR
Figura. 2.9 Simbología IEEE/ANSI de las compuertas lógicas
2.3 Características generales.
Fan-in y Fan-out.
3Cuando se tienen dos compuertas interconectadas de forma tal que la salida de una se conecta a la entrada de otra, por ejemplo, la salida de la compuerta 1 se encuentra conectada la entrada de la compuerta 2, se dice entonces que la compuerta 1 maneja a la compuerta 2 (fan- out) y que la compuerta 2 carga a la compuerta 1(fan -in).
En otro caso, considérese que la salida de una compuerta va a la entrada de otras 3 compuertas, estas compuertas cargan a la primera y esta maneja a las 3 posteriores. El Fan-out es el número máximo de compuertas que pueden conectarse a la salida de una compuerta. El número máximo de salidas que una entrada puede cargar confiablemente se conoce como Fan-in.
Tiempo de retardo de propagación (Tpd).
3 Fuente http://www.iec.uia.mx/acad/wcervantes/ldd/familias.pdf
29
Salida - Entrada
Compuerta 1 Compuerta 2
Figura 2.10 Ejemplo de Fan-in y Fan-out
4Definimos como tiempo de retardo de propagación a el tiempo transcurrido desde que la señal de entrada pasa por un determinado valor hasta que la salida reacciona a dicho valor; se tienen dos tiempos de propagación:
Tphl = tiempo de paso de nivel alto a bajo. Tplh = tiempo de paso de nivel bajo a alto.
Como norma se suele emplear el tiempo medio de propagación, que se calcula como:
Tpd = (Tphl + Tplh)/2
Inmunidad al ruido
La inmunidad al ruido se refiere a la capacidad de una compuerta para mantener su funcionamiento en presencia de ruido. El ruido puede ser producido por una gran cantidad de mecanismos en el medio ambiente o dentro del circuito, desde la radiación atmosférica o los 60 Hz. de la línea eléctrica hasta el ruido térmico en los circuitos integrados. Cuando las señales deseadas son acompañadas por ruido, las señales deseadas son alteradas.
Al momento de hacer un diseño debe considerarse que el circuito debería de funcionar correctamente aún con la presencia de ruido previsto hasta cierto nivel. Esto es, el sistema debería de presentar inmunidad al ruido. Una medida de la cantidad de ruido que un dispositivo puede tolerar antes de presentar un comportamiento erróneo se conoce como margen de ruido. Es importante considerar que mientras los voltajes de entrada y salida se mantengan dentro del margen de ruido, el sistema debe de funcionar correctamente.
4 Fuente http://www.cienciasmisticas.com.ar/electronica/teoria/digital/index.php
30
31
Hoja de Respuestas Unidad II
1.
SÍMBOLO OPERACIÓN LÓGICA NOMBRE
/A NOT
/(A+B) NOR
/(AB) NAND
/AB + A/B XOR
AB AND
/(A B ) XNOR
A + B OR
2. Si A = 0 y B =1, entonces el valor de X es: 0
3. Si A = 1 y B =1, entonces el valor de X es: 1 4. Si A = 0 y B =0, entonces el valor de X es: 1
5. Si A = 1 y B =0, entonces el valor de X es: 1
Álgebra de Boole
3.1 Álgebra de Boole
La lógica binaria fue desarrollada a principios del siglo XIX por el matemático George Boole para investigar las leyes fundamentales en que se basa el razonamiento humano y tiene una característica especial, sus variables solo pueden adoptar dos valores, tradicionalmente denominados cierto y falso, representados con 1 y 0 respectivamente; a partir de la lógica binaria surge el Álgebra de Boole o Booleana.
Funciones Booleanas
Una función booleana es un conjunto de variables relacionadas entre sí mediante los tres operadores lógicos; generalmente se obtiene a partir de una tabla de verdad, y se reduce utilizando los teoremas de Boole o los mapas de Karnaugh que veremos posteriormente; las combinaciones uno y cero en una tabla de verdad; también se pueden representar por medio de las variables, solo que estas aparecen negadas cuando el valor es cero por ejemplo, las tablas en la figura 3.1 son equivalentes:
=
Tabla 3.1 Tabla de verdad con bits y con variables
Existen dos formas especiales de expresar las funciones booleanas: suma de productos y producto de sumas; Si las funciones se encuentran en su forma canónica, es decir que no son expresiones mínimas, la suma de productos se conoce como suma de mintérminos y el producto de sumas como producto de maxtérminos.
Mintérminos.
En una función de n variables, un mintérmino es un producto que contiene las n variables, pudiendo éstas estar o no complementadas; para el caso de dos variables, los mintérminos son: /A/B, /AB, A/B, AB. Puede comprobarse que para tres variables, el número de mintérminos es 8, y para n variables se tendrán 2n mintérminos. Debe notarse que cada renglón de una tabla de verdad está asociado a un y sólo un mintérmino.
Para definir una ecuación en suma de mintérminos se ubican las salidas altas de la tabla, luego el primer termino (primer uno) resulta de la multiplicación de las entradas correspondientes, la variable de entrada se niega si el valor es cero, sino pasa directo, y este termino se suma con el obtenido por el siguiente uno en la tabla y así sucesivamente hasta concluir con los unos, ejemplos:
A B X0 0 00 1 1
X= /A B +A /B
A B X
0 0 0
0 1 1
1 0 1
1 1 0
A B X
/A /B 0
/A B 1
A /B 1
A B 0
1 0 11 1 0
Figura 3.1 Tabla de verdad y ecuación expresada en suma de mintérminos para 2 variables
Sustituyendo valores en la ecuación, para las diferentes combinaciones de entrada tenemos que:
A = 0 y B = 0 entonces X = /00 + 0/0 = 10 + 01 = 0 + 0 = 0 A = 0 y B = 1 entonces X = /01 + 0/1 = 11 + 00 = 1 + 0 = 1 A = 1 y B = 0 entonces X = /10 + 1/0 = 00 + 11 = 0 + 1 = 1
A = 1 y B = 1 entonces X = /11 + 1/1 = 01 + 10 = 0 + 0 = 0
A B C X0 0 0 10 0 1 00 1 0 10 1 1 01 0 0 11 0 1 01 1 0 11 1 1 0 X= /A/B/C + /AB/C + A/B/C + AB/C
Figura 3.2 Tabla de verdad y ecuación expresada en suma de mintérminos para 3 variables
Maxtérminos.
Un maxtérmino es una suma lógica que contiene todas las variables, pudiendo éstas estar o no complementadas. Para definir una ecuación en producto de maxtérminos se ubican las salidas bajas de la tabla de verdad y las combinaciones de entrada se escriben de manera inversa en la ecuación es decir, si es cero, se escribe la variable sin negar, y si es uno se niega la entrada; el primer termino de la ecuación corresponde a la suma de las variables donde se ubica el primer cero, multiplicado por el termino obtenido con el siguiente cero en la tabla y así sucesivamente hasta concluir con los ceros, ejemplo:
A B X0 0 00 1 11 0 1
X= ( A + B) (/A + /B)
1 1 0
Figura 3.3 Tabla de verdad y ecuación expresada en producto de maxtérminos
Sustituyendo valores en la ecuación, para las diferentes combinaciones de entrada tenemos:
Cuando A = 0 y B = 0 entonces X = 0 + 0 /0 + /0 = 0 + 0 1+1 = 0 1 = 0 A = 0 y B = 1 X = 0 + 1 /0 + /1 = 1 + 0 1+0 = 1 1 = 1
A = 1 y B = 0 X = 1 + 0 /1 + /0 = 1 + 0 0+1 = 1 1 = 1 A = 1 y B = 1 X = 1 + 1 /1 + /1 = 1 + 1 0+0 = 1 0 = 0
Nótese que independientemente de la manera en que se exprese la ecuación el resultado debe de ser el mismo, al igual que en la figura 3.1, la ecuación solo resulta uno cuandoA = 0 y B = 1 o A = 1 y B = 0.
El Teorema de D´Morgan
Este teorema expresa que existe otra forma de escribir una ecuación lógica sin cambiar su resultado, de este modo se puede ampliar o reducir el número de compuertas lógicas para implementar un circuito; los pasos para obtener la ecuación equivalente se pueden resumir en los siguientes:
1. Complementar cada variable de los términos en la ecuación (recuerde que //X = X)2. Sustituir los símbolos de suma por multiplicación y los de multiplicación por suma.3. Negar toda la ecuación.
Ejemplo 3.1 Cambiar las siguientes ecuaciones de suma de productos a productos de suma:
A) X SUMA DE PRODUCTOS = (A B) + (/B C)
Paso 1: Complementar (/A /B) + (//B /C) => (/A /B) + (B /C)
Paso 2: Sustituir + => y => + (/A + /B) ( B + /C)
Paso 3: Negar toda la ecuación: (/A + /B) (B + /C)
X PRODUCTO DE SUMAS = (/A + /B) (B + /C)
B) X SUMA DE PRODUCTOS = A B
1. /A /B => 2. /A + /B => 3. /A + /B = /A + /B
X PRODUCTO DE SUMAS = /A + /B
Ejemplo 3.2 Cambiar las siguientes ecuaciones de productos de suma a suma de productos:
A) X PRODUCTO DE SUMAS = (/A + /B) (B + /C)
(//A + //B) (/B + //C) => (A B) + (/B C) => (A B) + (/B C) = (A B) + (/B C)
X SUMA DE PRODUCTOS = AB + /BC
B) X SUMA DE PRODUCTOS = /A + /B
/A + /B => //A + //B => A B = A B
X PRODUCTO DE SUMAS = A B
Lo anterior se puede comprobar utilizando una tabla de verdad para las ecuaciones en las distintas formas:
*Tabla 3.2 Tabla de verdad de equivalencia para una ecuación expresada en suma de productos y producto de sumas.
Hay que hacer notar que la expresión de la multiplicación lógica se puede escribir (al igual que en el álgebra) con el símbolo o simplemente con las variables continuas, ejemplo:
A B = AB
3.2 Simplificación de Funciones
Circuitos Lógicos Combinatorios.
Un circuito lógico combinatorio, es un circuito formado por compuertas lógicas, y diseñado para dar solución a un problema planteado en una función lógica en su forma más reducida, para lograr esto se utilizan dos métodos de reducción:
Teoremas de Álgebra de Boole Mapas de Karnaugh
Postulados y teoremas del Álgebra de Boole.Los postulados de las tres operaciones básicas, para deducir cualquier relación
Booleana son:
A B C (A B) + (/B C) /( (/A + /B) (B + /C))
0 0 0 0 00 0 1 1 10 1 0 0 00 1 1 0 01 0 0 0 01 0 1 1 11 1 0 1 11 1 1 1 1
De lo anterior, se puede decir que “cualquier variable mas uno es uno”, asimismo “Cualquier variable por cero es cero”.
Teoremas:
1.- Regla del cero y la unidad
X + 0 = X X 0 =0
X + 1 = 1 X 1 =X
2.- Potencias iguales
X + X = X
X X = X
3.- Complementación
X + /X = 1
X /X = 0
4.- Involución (doble negación)
//X = X
5.- Conmutatividad
X + Y = Y + X
X Y = Y X
6.- Asociatividad
X + (Y + Z) = (X +Y ) + ZX (YZ) = (X Y ) Z
7.- Distributividad
X + (Y Z) = (X +Y ) (X + Z)
X (Y + Z) = (X Y ) + (X Z)
8.- De variables múltiples
X (X + Y) = X
X (/X + Y) = X Y
/X (X + Y) = /XY
(X + Y) (X + /Y) = X
X + X Y = X
X + /X Y = X +Y
/X + X Y = /X +Y
X Y + X /Y = X
Ejemplo 3.3 Reducir las siguientes ecuaciones aplicando los teoremas del Álgebra de Boole
A) /abc + a/bc + a/b/c + abc = bc + a/b bc (/a + a) + a/b (c + /c) bc (1) + a/b (1) bc + a/b
B) (/a b) ( /a +b) + ab/c + ab = b /a/ab+ /abb + ab/c + ab /ab + /ab + ab/c + ab
/ab + ab/c + ab b(/a+a)+ ab/c b (1) + ab/c
b + ab/c b (1 + a/c)
b (1) b
C) /ab/cd + /ab/c/d + /abcd + /a/bcd = /a (b/c + cd)/ab/c ( d+/d ) + /acd ( b + /b) /ab/c ( 1 ) + /acd ( 1 ) /ab/c + /acd /a (b/c + cd)
D) a (ab + a/b + abc + ab/c + /a) = aaab + aa/b+ aabc+ aab/c + a/a ab+ a/b+ abc+ ab/c+ 0 a (b + /b) + ab (c + /c)
a + ab a (1 + b) a
E) /a/bc + /ab/c + /abc + ab/c + abc = b + /ac /a (/bc+b/c+ bc) + ab(/c + c)
/a (c (/b+b) + b/c) + ab(1) /a (c (1) + b/c) + ab /a (c + b/c) + ab
/a (b+c) + ab /ab + /ac + ab
b (/a+a) + /ac b(1)+/ac b + /ac
F) /a/b/c/d + /a/b/c/d+ /ab/c/d + /ab/c/d + /abc/d + /abcd = /a (/c/d + bc)/a/b/c/d + /ab/c/d + /abc(/d + d ) /a/c/d (/b+b) + /abc ( 1)
/a/c/d (1 ) + /abc /a/c/d + /abc /a (/c/d + bc)
G) abcd + abc/d +ab/cd + ab/c+ ab/d = ab abc (d + /d) + ab/cd + ab/c + ab/d
abc (1) + ab/cd + ab/c + ab/d ab(c + /c) + ab/cd + ab/d ab(1) + ab/cd + ab/d
ab + ab/cd + ab/d ab(1+/cd +/d) ab(1) ab
Ejercicio 3.1 Subraye la respuesta que considere correcta
Es un teorema del Álgebra de Boole utilizado para reducción de ecuaciones:1) A · A = 1 A · A = 0 A · /A = 1 /(A · A) = 0 A · A = A
2) A · A = 1 A · A = 0 A · /A = 0 A · A = 0 A · A = A
3) A · 1 = 1 A · 1 = 0 A · /A = A A · A = 0 A · 1 = A
4) A · 1 = 1
A · 1 = 0 A · /A = A A · 0 = 0 A · 1 = /A
5) A + 1 = 1 A + /1 = 0 A +/A = A /(A +A) = 0 A + 1 = A
6) A + 0 = 1 A +/1 = 0 A +/A = 1 /(A +A) = 0 A + 1 = A
7) A + A = A A + /1 = 0 A +/A = A /(A +A) = 0 A + 1 = A
8) A + 0 = A A + 1 = 0 A +/A = 0 /(A +A) = 1 A + 1 = A
9) La expresión reducida de A (A + ABC) es: 1 0 A ABC A + AB
10) La expresión reducida de (A + B) ( A + B) es: B A + B A A B A + AB
Método de Karnaugh
Es un método gráfico para representar la información contenida en tablas de verdad y se usa para simplificar una expresión de forma sistemática, mediante un mapa; el método consiste en vaciar la tabla de verdad en un mapa de 2n combinaciones, siendo n el número de variables de entrada, por ejemplo:
A B X
0 0 1
0 1 0
1 0 1
1 1 0
Figura 3.4 Tabla de verdad y su mapa de Karnaugh
Los bits 0 y 1 fuera del mapa en filas y columnas, representan los posibles cambios de la variables de entrada B y A respectivamente; los valores dentro de las celdas del mapa corresponden a la salida X, para cada una de las combinaciones de A y B.La primer celda del mapa muestra cuando A =0, B =0 entonces X =1; en la misma fila, en la siguiente celda A =0 Y B =1 entonces X =0; la segunda fila del mapa muestra cuando
A B 0 1 0
1
/B B
/A A
Ó
22 = 4 celdas
A=1 y B =0 entonces X =1, de la misma forma si A =B =0 entonces X =0 en la celda continua (figura 3.5).
Figura 3.5 Ejemplo de llenado de un mapa de Karnaugh
Una vez llenado el mapa, para deducir la ecuación se deben realizar agrupaciones de unos adyacentes (vertical u horizontalmente) en potencias de dos (1, 2, 4 u 8 unos por ejemplo) hasta agrupar todos los bits uno del mapa, para el ejemplo anterior:
Los valores de la entrada A, se representan en columna, mientras que los de B en fila; para deducir la ecuación de X, se toma la posición en donde se ubica la agrupación y se elimina la variable que cambie (figura 3.6), nótese que para la agrupación, la entrada A es 0 y luego 1, mientras que B permanece en 0 por lo que se elimina la variable A y la ecuación se reduce a X = /B.
Lo mismo se hubiera obtenido, aplicando los teoremas del Álgebra de Boole:
X= /A/B + A/B => /B ( /A + A) => /B ( 1) X= /B
Mapa de Karnaugh para más de dos variables.
Para escribir las combinaciones de las filas y columnas en los mapas de Karnaugh de más de dos variables, solo debe existir un cambio de variable a la vez como se muestra en la figura 3.7:
A B C
0 0 0
A B 0 1 0
1 1 0 1 0
A B 0 1 0
1 1 0 1 0
Cambio de variable a) b)
Figura 3.6 a) Agrupación de unos los mapas b) Deducción de ecuación para la salida X=/B
A B 0 1 0
1 1 0 1 0
A B X
0 0 1
0 1 0
1 0 1
1 1 0
BC A 00 01 11 10
01
BC A /B/C /BC BC B/C /A
A
O
Cambio de variable de celda a celda
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Figura 3.7 Mapa de Karnaugh para tres variables
El llenado del mapa se realiza de la misma forma, vaciando el contenido de la tabla de verdad en el mapa, en las posiciones que corresponden: BC
A /B/C /BC BC B/C /A
A
1 0 0 1 1 0 0 1
A B C X
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Figura 3.8 Llenado de Mapa
Existe otra característica de los mapas de Karnaugh (además del cambio de variables), y consiste en que los extremos del mapa tienen adyacencia, la primera fila es adyacente a la última, y lo mismo sucede con las columnas:
a.) b) Figura 3.9 Adyacencia en un mapa de Karnaugh
De tal manera que para el ejemplo anterior, la agrupación de unos correspondería a la primera y última columna (figura 3.10a); las variables A y B se eliminan por sus cambios vertical y horizontal respectivamente (figura 3.10 b), quedando únicamente /C:
a) b) X = /C
Figura 3.10 Ejemplo de agrupaciones de unos en un mapa de Karnaugh
Hay que hacer notar que entre mayor cantidad de unos se agrupen, mayor será la reducción; no importa que se repita la agrupación de un mismo uno en varios conjuntos, siempre que esto sea para reducir más la ecuación de salida, por ejemplo:
A B C D X
0 0 0 0 0
0 0 0 1 1
BC A /B/C /BC BC B/C /A
A
1 0 0 1 1 0 0 1
BC A /B/C /BC BC B/C /A
A
1 0 0 1 1 0 0 1
BC A /B/C /BC BC B/C /A
A
BC A /B/C /BC BC B/C /A
A
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Figura 3.11 Tabla de verdad, Mapa de Karnaugh y ecuación resultante.
Si se agrupa un par de unos, se elimina una variable; si se agrupan cuatro unos, se eliminan dos variables y así sucesivamente, en resumen:
Agrupación de 1´s Número de variables que se eliminan
1 ……………………………. 0 2 ……………………………. 14 ……………………………. 28 ……………………………. 3
16 ……………………………. 4
CD AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
0 1 1 0
0 1 1 1
0 1 1 1
0 1 1 0
Queda D
Queda BC
X= D + BC
Ejemplo 3.4 Obtenga la ecuación más reducida de los siguientes mapas de Karnaugh, en forma de suma de productos y producto de sumas.
a) b)
c) d)Figura 3.12 Ejemplos resueltos de mapas de Karnaugh
Ejercicio 3.2 Obtenga la ecuación en suma de productos y producto de sumas, utilizando mapas de Karnaugh, de la siguiente tabla de verdad:
A B C D X0 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 0
X= /B/C/D + BD + BC = /B/C/D + B (C+D)
CD AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
1 0 0 0
0 1 1 1
0 1 1 1
1 0 0 0
X= (/B+C+D) (B+/D) (B+/C )
CD AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
1 0 0 0
0 1 1 1
0 1 1 1
1 0 0 0
X= /B/D + BD X= (/B+D) (B+/D)
CD AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
1 0 0 1
0 1 1 0
0 1 1 0
1 0 0 1
CD AB /C/D /CD CD C/D
/A/B
/A B
A B
A /B
1 0 0 1
0 1 1 0
0 1 1 0
1 0 0 1
3.3 Implementación de Circuitos Lógicos Combinacionales.
Hasta este momento hemos visto tanto la simbología de las compuertas lógicas, como la deducción y reducción de ecuaciones o funciones lógicas, finalmente continuaremos con la implementación de los circuitos lógicos a partir de las ecuaciones, por ejemplo:A B X0 0 00 1 11 0 11 1 0
X = /AB + A/B
Figura 3.13 Tabla de verdad y ecuación lógica
Para el diseño del diagrama del circuito lógico de una ecuación, se inicia con la combinación de compuertas de cada expresión, por ejemplo: /AB
a. b. Figura 3.14 a y b. Circuitos lógicos equivalentes de la expresión / AB
Nótese que en la figura b, el inversor se suprime con un ovalo a la entrada que indica la inversión o negación, continuamos con A/B,
Figura 3.15 Circuitos lógico equivalentes de la expresión A/B
Y finalmente la suma de las dos expresiones anteriores:
/A //AB A
B
/AB
A
B
A
B
A/B
/B
A /AB B X = /AB+ A/B A/B
A /A /AB X = /AB+A/B B
A/B /B
a. b.
A
BC
(/A (B +C))
DE
B+C
D+E
BC
DE
BC ( B+C ) ( D+E)
X= /( ( ( B +C ) ( D +E) ) + /A )ABC
DE
a. b.
c.
Figura 3.16 a y b Circuitos lógicos equivalentes de la expresión /AB + A/B
Ejemplo 3.5 Dibujar el diagrama del circuito lógico de las siguientes ecuaciones:
A) X= /( ( ( B+C ) ( D+E) ) + /A )
Iniciando con los términos entre paréntesis (del centro a los extremos) de la ecuación:
Figura 3.17 a, b y c Circuitos lógicos para la ecuación /( ( ( B +C ) ( D +E) ) + /A )
B) X = /( (/A (B +C) ) ( (DE) (B +C) ))
1.
2. La expresión B+C es común para las dos compuertas XOR, por lo tanto podemos utilizar el mismo nodo.
3. A
BC
/( (/A (B +C) ) ( (DE) (B +C) ))
Figura 3.18 Circuitos lógicos para la ecuación /( (/A (B +C) ) ( (DE) (B +C) ))
BC ((DE) (B +C) )
DE
DE
Ejercicio 3.3 Dibujar el diagrama del circuito lógico de la ecuación:
X = ((/((AB) (CD))) + /D) + A
Hoja de Respuestas Unidad III
Ejercicio 3.11. A A = 0 2. A /A = 03. A 1= A4. A 0 = 05. A + 1 = 16. A + /A = 17. A + A = A8. A + 0 = A9. A10. B
Ejercicio 3.2
X SUMA DE PRODUCTOS= /B/D + AC/D + A/BC+/A/CD
XPRODUCTO DE SUMAS= (/B+C+D) ( /A+C+/D) (A+/C+/D ) (A+/B+/C) o
XPRODUCTO DE SUMAS= ( /B+C+D) ( /A+C+/D) (A+/C+/D ) (/B+/C+/D)
Ejercicio 3.
ABCD
X
Circuitos Integrados
52
4.1 Familias Lógicas
Una familia lógica, es un grupo de dispositivos digitales que comparten una tecnología común de fabricación y son compatibles entre sí, se tienen dos grandes familias: TTL y CMOS.
4.2 Características de las Familias Lógicas
En la familia TTL (lógica transistor-transistor TTL), las señales de entrada se aplican directamente a las terminales de transistores como se muestra en la figura 4.1.
El transistor de salida Q2 está controlado por la tensión en el terminal de colector del transistor Ql. Cuando se conecta a masa el terminal de entrada (esto es, el emisor de Q1), circula suficiente corriente de base IB para mantener saturado a este transistor. Su tensión de colector es VCE(SAT) por encima del nivel de masa. Normalmente, VCE (SAT) es igual a 0.2V, este voltaje no es suficiente para llevar a Q2 al estado de conducción. Por lo tanto, cuando la tensión de entrada tiene nivel bajo, Q2 no conduce y el nivel de salida es alto.Si se aplica una tensión positiva al terminal de entrada, Ql continúa en estado de saturación (IB tiene todavía suficiente valor) y la tensión de colector de Ql va hacia Vi + VCE (SAT). Según sea el nivel real de la tensión de entrada, puede suministrarse suficiente corriente de base a Q2 para llevarlo al estado de saturación.
Si se sustituye el transistor Ql por diodos (que representan las junturas base-emisor y colector-base) se tiene un circuito con lógica diodo-transistor (lógica DTL). En la figura 4.2 puede observarse que la tensión de entrada podría fácilmente hacerse suficientemente elevada para polarizar inversamente la juntura base-emisor. Cuando ocurra esto, la juntura colector-base permanece polarizada en sentido directo, y circula corriente de base para saturar al transistor de salida.
53
Figura 4.1 Circuito con lógica TTL
Tanto la figura 4.1 como la 4.2 equivalen a una compuerta inversora, si el voltaje a la entrada es bajo, el nivel de salida es alto y si el voltaje a la entrada es alto, el nivel de salida es bajo. Esta descripción del funcionamiento de la lógica TTL nos ayudará a entender las de configuraciones de salida que posee esta familia.
5La tecnología utilizada en la familia TTL (Transistor, Transistor Logic), condiciona los parámetros que se describen en sus hojas de características según el fabricante (aunque es estándar), se resumirá en sólo las siguientes:
Su tensión de alimentación característica está comprendida entre los 4.75V y los 5.25V, como se observa es un rango muy estrecho por lo tanto, los niveles lógicos vienen definidos por el rango de tensión comprendida entre 0.2V y 0.8V para el estado bajo y 2.4 V y Vcc para el estado alto.
La velocidad de transmisión entre los estados lógicos es su mejor característica, aunque se tiene un mayor consumo de corriente, motivo por el cual han aparecido diferentes versiones de TTL como FAST, SL, S, etc. y últimamente (en algunos casos) puede alcanzar poco mas de los 250MHz.
La familia lógica transistor-transistor ha sido una de las familias de CI más utilizada ,
como componente principal se tiene el transistor bipolar.
Si dejamos una entrada sin conectar actuará exactamente como un 1 lógico aplicado a esa entrada.
Cuando dos o más entradas de una compuerta TTL se interconectan para formar una entrada común, ésta tendrá un factor de carga de entrada que es la suma de los factores de carga de cada entrada (Fan-in).
Los CI de la serie 74 estándar ofrecen una combinación de velocidad y disipación de potencia adecuada a muchas aplicaciones. Los CI de esta serie incluyen una amplia
5 Fuente http://html.rincondelvago.com/electronica-digital_9.html
54
Figura 4.2 Se sustituye Q1 por dos diodos que equivalen a las junturas del transistor.
variedad de compuertas, flip-flops y multivibradores monoestables así como registros de corrimiento, contadores, decodificadores, memorias y circuitos aritméticos.
La familia 74 cuenta con varias series de dispositivos lógicos TTL: 74, 74LS, 74S,etc. Estas series utilizan una fuente de alimentación (Vcc) con voltaje nominal de 5V; funcionan de manera adecuada en temperaturas ambientales que van de 0° a 70°C.
Los niveles de voltaje de salida de la familia 74 estándar son:
Tabla 4.1. Niveles de voltaje de la familia 74
Los voltajes aplicados a cualquier entrada de un CI no deben exceder los 5.5V. Existe también un máximo para el voltaje negativo que se puede aplicar a una entrada TTL, que es de -0.5V. Esto se debe al uso de diodos de protección en paralelo en cada entrada de los CI TTL.
La compuerta NAND TTL estándar tiene retardos de propagación característicos de tpLH = 11 ns y tpHL = 7 ns, con lo que el retardo promedio es de tpd (prom) = 9 ns. La velocidad de la compuerta es inversamente proporcional al retardo de propagación.
Dentro de la familia TTL, existen otras series que ofrecen alternativas de velocidad y potencia. Dentro de ellas, están:
Serie 74L, TTL de bajo consumo de potencia Serie 74H, TTL de alta velocidad Serie 74S, TTL Schottky Serie 74LS (LS-TTL), TTL Schottky de bajo consumo de potencia Serie 74AS (AS-TTL), TTL Schottky avanzada Serie 74ALS, TTL avanzada Schottky de bajo consumo de potencia
74 74L 74H 74S 74LS 74AS 74ALS
Parámetros de funcionamiento
Retardo de propagación (ns) 9 33 6 3 9.5 1.7 4
Disipación de potencia (mW) 10 1 23 20 2 8 1
55
Producto velocidad-potencia (pJ) 90 33 138 60 19 13.6 4.8
Máxima frecuencia de reloj (MHz) 35 3 50 125 45 200 70
Factor de carga de la salida 10 20 10 20 20 40 20
Parámetros de Voltaje
VOH (voltaje de salida en nivel alto) 2.4 2.4 2.4 2.7 2.7 2.5 2.5
VOL(voltaje de salida en nivel bajo) 0.4 0.4 0.4 0.5 0.5 0.5 0.4
VIH (voltaje de entrada en nivel alto) 2.0 2.0 2.0 2.0 2.0 2.0 2.0
VIL(voltaje de entrada en nivel bajo) 0.8 0.7 0.8 0.8 0.8 0.8 0.8
Tabla 4.2. Características representativas de las series TTL
En la compuerta TTL de bajo consumo de potencia los valores de los resistores son más altos que en la compuerta estándar para reducir la disipación de potencia, pero se aumenta el retardo de propagación. Con la compuerta TTL de alta velocidad, los valores de los resistores se bajan para reducir el retardo de propagación, pero se aumenta la disipación de potencia. La TTL Schottky es una última mejora en la tecnología que elimina el tiempo de almacenamiento de los transistores al evitar que vayan a saturación. Esta versión aumenta la velocidad de operación sin un aumento excesivo en la disipación de potencia. La versión TTL Schottky de baja potencia sacrifica un poco de velocidad para reducir la disipación de potencia. Es casi igual a la compuerta TTL estándar en el retardo de propagación, pero sólo tiene una quinta parte en la disipación de potencia. Tiene el mejor producto de velocidad-potencia y, como consecuencia, ha llegado a ser la versión de más uso en los nuevos diseños. Todas las versiones TTL están disponibles en paquetes 6SSI y en formas más complejas como funciones MSI y LSI.
4.3 Tipos de circuitos de salida
Las diferencias en las versiones TTL no están en las funciones digitales que realizan, sino en los valores de los resistores y el tipo de transistores que usa su compuerta básica. En cualquier caso, las compuertas TTL en todas las versiones están disponibles en tres tipos de configuraciones de salida.
Salida de colector abierto.
Salida de poste tótem o tótem pole.
Salida de tres estados (o triestado).
Salida de colector abierto.
La configuracion "COLECTOR ABIERTO" tiene solo un transistor en la etapa de salida como se ilustra en la figura 4.3:
6 Los términos SSI, MSI y LSI se refieren a escalas de integración que se explican más adelante (Pág. 59 )
56
Figura 4.3 Circuito inversor en configuración de salida colector abierto.
Observe que el circuito en su etapa de salida se encuentra abierto, es decir le falta la resistencia de colector del transistor Q3 para cerrar el circuito, por lo que se tiene que agregar una resistencia externa (resistencia de pull-up) conectada a la terminal de alimentación positiva, que fija la tensión de salida a la de alimentación, permitiendo al dispositivo funcionar de forma adecuada. El valor de la resistencia externa dependerá de la cantidad de corriente que se necesite para accionar la carga cuando el transistor de salida esté conectado [saturado] y la corriente fluya desde la alimentación a través de la resistencia de carga hasta la carga en la salida. Los valores típicos de resistencia se encuentran entre 1k y 10k. Las compuertas con este tipo de salida, se utilizan principalmente cuando se requiere una mayor corriente para accionar la carga o aislar etapas por protección.
Salida en poste totem (totem pole).
La configuracion "TOTEM POLE" tiene 2 transistores en la etapa de salida como se ilustra en la figura 4.4:
El funcionamiento, para ambos estados lógicos, es el siguiente: Si Vi se aproxima a VCC, Q1 funciona como un diodo ya que su juntura Base - Colector conduce corriente, por lo Q2 se satura y Q3 también lo hace, por estar su base controlada por el emisor de Q2.
El diodo tiene como misión impedir que Q4 se sature mientras lo hace Q3. En estas condiciones la salida presentará un nivel lógico bajo (Vo = VCE (SAT) Q3 = 0,2 V). Si Vi =0, Q1 funciona como transistor saturado (hay corriente de colector hacia emisor), cortándose Q2 y también Q3. Entonces Q4 se saturará presentando la salida un nivel alto (VCC menos las caídas internas en R =130, VCE (SAT) Q4 y el diodo), es decir, un ´1´ lógico.
57
Figura 4.4 Circuito inversor en configuración de salida totem pole.
Si dos salidas de dos compuertas Tótem Pole se conectan entre sí, los transistores Q4 (activo para estado alto de una compuerta) y Q3 (activo para el estado bajo de la otra compuerta), este último componente se sobrecalentará cor exceso de corriente hasta quemarse.
Salida de tres estados
Una compuerta de tres estados exhibe tres estados de salida: alto (H), bajo (L) y alta impedancia (Hi-Z); este último estado proporciona un circuito abierto o un estado de alta impedancia que permite una conexión alambrada directa de muchas salidas a una línea común. Los dispositivos con salidas de tres estados tienen una entrada habilitadora llamada comúnmente OE o E; por ejemplo, el funcionamiento de una compuerta inversora con salida de tres estados se muestra en la siguiente tabla de verdad:
EntradasSalida
E AH L HH H LL L Hi- ZL H Hi- Z
Figura 4.5 Tabla de verdad y símbolo de una compuerta inversora con salida de tres estados.
Familia CMOS (Metal oxido semiconductor complementario)
La tecnología MOS (Metal Oxido Semiconductor) deriva su nombre de la estructura básica MOS de un electrodo metálico montado en un aislador de óxido sobre un substrato semiconductor. Los transistores de la tecnología MOS son transistores de campo denominados MOSFET. La mayoría de los CI digitales MOS se construyen exclusivamente con MOSFET. A continuación se describen algunas de las características principales de la familia CMOS.
Existen varias series en la familia CMOS de circuitos integrados digitales. La serie 4000 que fue introducida por RCA y la serie 14000 por Motorola, estas fueron las primeras series CMOS.
La serie 74C tiene como característica principal su compatibilidad terminal por terminal y función por función con los dispositivos TTL. Esto hace posible reemplazar algunos circuitos TTL por un diseño equivalente CMOS.
58
E
SalidaA
La serie 74HC son los CMOS de alta velocidad, tienen un aumento de 10 veces la velocidad de conmutación. La serie 74HCT es también de alta velocidad, y también es compatible en lo que respecta a los voltajes con los dispositivos TTL.
Los voltajes de alimentación en la familia CMOS tiene un rango muy amplio, estos valores van de 3 a 15 V para los 4000 y los 74C. De 2 a 6 V para los 74HC y 74HCT.
Los requerimientos de voltaje en la entrada para los dos estados lógicos se expresa como un porcentaje del voltaje de alimentación. Tenemos entonces los siguientes parámetros de voltaje:
VOL (máx.) = 0 VVOH (mín.) = VDDVIL (máx.) = 30%VDDVIH (mín.) = 70% VDD
Los CMOS pueden ser utilizados en medios con mucho más ruido de lo tolerable para los TTL´s, lo anterior se debe a que el margen de ruido es un porcentaje del voltaje de alimentación y los CMOS tienen un rango mayor para este voltaje.
En lo que a la disipación de potencia concierne tenemos un consumo de potencia de sólo 2.5 nW cuando VDD = 5 V y cuando VDD = 10 V la potencia consumida aumenta a sólo 10 nW. Sin embargo tenemos que la disipación de potencia será baja mientras estemos trabajando con corriente directa. La potencia crece en proporción con la frecuencia. Una compuerta CMOS tiene la misma potencia de disipación en promedio con un 74LS en frecuencia alrededor de 2 a 3 Mhz.
Ya que los CMOS tienen una resistencia de entrada extremadamente grande (1012) que casi no consume corriente. Pero debido a su capacitancia de entrada se limita el número de entradas CMOS que se pueden manejar con una sola salida CMOS. Así pues, el factor de carga de CMOS depende del máximo retardo permisible en la propagación. Comúnmente este factor de carga es de 50 para bajas frecuencias, para altas frecuencias el factor de carga disminuye.
Los valores de velocidad de conmutación dependen del voltaje de alimentación que se emplee, por ejemplo en una 4000 el tiempo de propagación es de 50 ns para VDD = 5 V y 25ns para VDD = 10 V. Como podemos ver mientras VDD sea mayor podemos operar en frecuencias más elevadas.
Las entradas CMOS nunca deben dejarse desconectadas, todas tienen que estar conectadas a un nivel fijo de voltaje, esto es porque los CMOS son, al igual que los MOS muy susceptibles a cargas electrostáticas y ruido que podrían dañar los dispositivos.
La lógica MOS es la familia lógica más simple de fabricar ya que utiliza un solo elemento básico, el transistor N-MOS (o bien el P-MOS), por lo que no requiere de otros elementos como diodos o resistencias (como el CI TTL).
La mayoría de los nuevos dispositivos CMOS están protegidos contra daño por carga estática mediante la inclusión en sus entradas de un diodo Zener de protección. Estos diodos están diseñados para conducir y limitar la magnitud del voltaje de entrada a niveles muy inferiores a los necesarios para hacer daño.
Diferencias entre TTL´S y CMOS
En comparación con las familias lógicas TTL, las familias lógicas MOS son más lentas en cuanto a velocidad de operación; requieren de mucho menos potencia; tienen un mejor manejo del ruido; un mayor intervalo de suministro de voltaje; un factor de carga más elevado y requieren de mucho menos espacio (área en el CI) debido a lo compacto de los transistores MOSFET. Además, debido a su alta densidad de integración, los CI MOS están superando a los CI bipolares en el área de integración a gran escala. (LSI -
59
memorias grandes, CI de calculadora, microprocesadores, así como VLSI). Por otro lado, la velocidad de operación de los CI TTL los hace dominar las categorías SSI o MSI (compuertas, FF y contadores).
7 Escalas de integración de los circuitos lógicos SSI, MSI, LSI Y VLSI
La rapidez del desarrollo tecnológico ha dado lugar a que se puedan integrar simultáneamente en un mismo dispositivo un número determinado de compuertas entre sí, que realizan una función concreta, así a principio de los años sesenta llegó la aparición del circuito integrado. A partir de entonces se han ido mejorando las técnicas de fabricación de forma espectacular, hasta llegar a la actualidad, donde es posible encontrar en una superficie de algo más de 1 cm cuadrado cientos de miles de compuertas lógicas.
Dependiendo del número de elementos compuertas que se encuentren integrados en el chip se dice que ese circuito está dentro de una determinada escala de integración.
Las escalas que aquí vamos a tratar son las siguientes:
SSI (Short Scale Integration): Es la escala de integración mas pequeña de todas, y comprende a todos aquellos integrados compuestos por menos de 12 compuertas.
MSI (Médium Scale Integration): Esta escala comprende todos aquellos integrados cuyo número de compuertas oscila ente 12 y 100. Es común en sumadores, multiplXORes,etc. Estos integrados son los que se usaban en los primeros ordenadores aparecidos hacia 1970.
LSI (Large Scale Integration): A esta escala pertenecen todos aquellos integrados que contienen más de 100 hasta mil compuertas lógicas (lo cual conlleva unos 1000 componentes integrados individualmente),. Estos integrados realizan una función completa, como es el caso de las operaciones esenciales de una calculadora o el almacenamiento de una gran cantidad de bits. La aparición de los circuitos integrados a gran escala, dió paso a la construcción del microprocesador. Los primeros funcionaban con 4 bits (1971) e integraban unos 2.300 transistores; rápidamente se pasó a los de 8 bits (1974) y se integraban hasta 8.000 transistores. Posteriormente aparecieron los microprocesadores de circuitos integrados VLSI.
VLSI: (Very Large Scale Integration) de 1000 a 10000 compuertas por circuito integrado, los cuales aparecen para consolidar la industria de los integrados y para desplazar definitivamente la tecnología de los componentes aislados y dan inicio a la era de la miniaturización de los equipos apareciendo y haciendo cada vez más común la manufactura y el uso de los equipos portátiles.
7 Fuente http://www.electronicafacil.net/tutoriales/
60
4.4 Dispositivos Especiales
Buffer. Es un circuito lógico diseñado para tener una corriente de salida o capacidad de voltaje mayor que un
circuito lógico común. Permite que un circuito de salida más débil excite una carga pesada. Existen diferentes variaciones de los buffer, pueden ser bidireccionales, inversores, de tres estados, etc.
Figura. 4.6 Símbolo de un buffer.
Figura 4.7 Buffer bidireccional de tres estados.
El circuito de la figura 4.7 tiene como propósito que los datos se puedan transmitir de forma bidireccional, es decir que una misma línea pueda ser en un momento entrada y en otro salida, sin que se interfieran. EL funcionamiento del circuito se describe a continuación: cuando el habilitador se encuentra en nivel bajo, la transmisión del dato sería de derecha a izquierda, y el dato en la entrada “Y” pasaría al punto “X” (con su respectivo aumento de corriente), mientras que el buffer que transmite de izquierda a derecha se encuentra en alta impedancia por lo que en ese momento se puede considerar como inexistente. Cuando el habilitador se encuentra en nivel alto, la transmisión del dato sería de izquierda a derecha, y el dato en la entrada “X” pasaría al punto “Y” (con su respectivo aumento de corriente), y ahora el otro buffer es el que se encuentra deshabilitado y por lo tanto en alta impedancia.
61
Entrada /Salida (X) Entrada /Salida (Y)
Habilitador (E)
Entrada Salida
Ejercicio 4.1 Subraye la opción que considere correcta 1. Es un grupo de dispositivos digitales que comparten una tecnología en común de fabricación y son compatibles entre sí.Familias lógicasDispositivos programablesDispositivos lógicosCMOSCircuitos estándar
2. Para el funcionamiento de una compuerta de colector abierto, en la salida se debe conectar:Una resistencia a tierra.Una resistencia a voltaje.Un led +V-V
3. El _______ mide el efecto de carga que presenta una entrada a una salida.Fan inFan outCorriente de fugaPotencia de salidaDisipación de corriente
4. El _______ mide la capacidad de una salida de manejar una o más entradas.Fan inFan outCorriente de fugaPotencia de salidaDisipación de corriente
5. ______________ mide la cantidad de potencia que consume un circuito digital en operación. ConfiabilidadConsumo de potenciaVelocidadRetardo de propagaciónInmunidad al ruido
6. ____________ se refiere a la capacidad de contener internamente millones de transistores, resistencias, etc.Fan inFan outCorriente de fugaPotencia de salidaEscala de integración
7. MOS es una abreviación de metal oxido _________________ . SilicioSemiconductorSchottkySelenioSodio
8. Son dispositivos susceptibles al daño por descarga electrostática.CMOSTTLsBuffersCompuertas de tres estadosPull up
9. 74___ xx son CMOs equivalentes a TTLs.CHHCHCTHS
10. Los dispositivos lógicos de tres estados tienen tres niveles de salida llamados: alto, bajo, ______.Alta impedanciaBaja impedanciaInvalidoNo importaIndefinido
11. Los __________ se utilizan cuando es deseable aislar el terminal de salida del resto de la circuitería interna, con el fin de lograr que este punto quede libre o flotando.BuffersCMOsCompuertas de tres estadosC.I. de colector abiertoNinguno de los anteriores
12. Los ____________ se utilizan en aplicaciones donde una determinada línea de salida debe manejar al mismo tiempo un gran número de líneas de entrada.BuffersCMOsTTLsC.I. de colector abiertoDecodificadores
Hoja de Respuestas Unidad IV
Ejercicio 4.1
1. Familias Lógicas2. Una resistencia a voltaje3. Fan-in4. Fan-out5. Consumo de potencia6. Escala de integración7. Semiconductor8. CMOS9. C10. Alta Impedancia11. Compuertas de tres estados12. Buffers
Sistemas Lógicos Combinatorios
5.1 Sistemas Lógicos Combinatorios
A partir de los circuitos lógicos, se crean infinidad de aplicaciones, por ejemplo arreglos lógicos que permiten crear circuitos aritméticos binarios.
Medio Sumador.Es un circuito que suma cantidades binarias pero que no permite la conexión en
cascada por ejemplo, un medio sumador de un BIT posee dos entradas A y B, y dos salidas: la suma y el acarreo únicamente.
Figura 5.1 Símbolo de un medio sumador, operación y su tabla de verdad
Por cada salida de la tabla de verdad se debe deducir su ecuación, así se tiene:S= /AB + A/B = A B C= AB
Figura 5.2 Circuitos lógicos que realizan la operación de un medio sumador.
Sumador Completo.Es un circuito que suma cantidades binarias y permite la conexión en cascada; un
sumador completo de un BIT posee tres entradas A, B, y Cin así como dos salidas la suma y el acarreo.
Figura 5.3 Símbolo de un sumador completo, operación y su tabla de verdad
Medio Sumador
A
B
S (Suma)
C (Acarreo)
A+ B C S
EntradasSalidasABSC0000011010101101
SumadorCompleto
A
Cin B
S (Suma)
C (Acarreo)
Cin A+ B C S
EntradasSalidasABCinSC000000011001010011011001010101110
0111111
A B
S = A B A B
C = AB
Utilizamos los mapas de Karnaugh para deducir las ecuaciones a partir de la tabla de verdad, para finalmente dibujar el circuito combinacional de un sumador completo.
S = /A/B Cin+ /AB /Cin + AB Cin+ A/B /Cin C = AB + A Cin + B Cin
S = Cin ( /A/B + AB) + /Cin ( /AB + A/B) C = AB + Cin (A + B)
S = Cin ( A B ) + /Cin (A B)
Conforme se aumenta el número de bits a sumar, se hace más complejo el circuito combinacional que lleva a cabo la operación, por lo que existen circuitos integrados que realizan esta función; el C.I. 7483 que a continuación se muestra, es un sumador completo de 4 bits:
Figura 5.5 Diagrama y operación del C.I. 7483.
AB Cin /A/B /AB AB A/B
/Cin Cin
0 1 0 1
1 0 1 0
AB Cin /A/B /AB AB A/B /Cin
Cin
0 0 1 0
0 1 1 1
C
A BCin
S
Figura 5.4 Circuito combinacional que realiza la operación de un sumador completo.
Cin A4 A3 A2 A1
+ B4 B3 B2 B1
Cout S4 S3 S2 S1
Hasta este punto, no se ha apreciado porque la entrada Cin permite la conexión en cascada, analicemos el siguiente ejemplo:
1 0 1 12 + 1 0 0 0 2 1 0 0 1 12
Si quisiéramos en vez de cuatro bits, sumar cinco, la operación quedaría de la siguiente forma:
Dado que el Cout de la primera etapa, se tiene que sumar con los bits A1 y B1 de la etapa siguiente (otro sumador conectado en serie o cascada), se conectará a la entrada Cin, del segundo sumador:
Figura 5.6 Operación y conexión del C.I. en cascada para la suma para más de 4 bits.
Restador.Se puede diseñar un circuito restador binario utilizando el método complemento a
dos que se analizó con anterioridad, de tal forma que solo requerimos compuertas lógicas y un circuito sumador como el C.I. 7483.
Cin = 0 A4 A3 A2 A1
+ B4 B3 B2 B1
Cout S4 S3 S2 S1
1 1 1 0 1 12 + 0 1 0 0 02 1 0 0 0 1 12
S2’ S1’ Cout S4 S3 S2 S1
Cin’=Cout Cin = 0 A4’ A3’ A2’A1’ A4 A3 A2 A1
+ B4’ B3’ B2’B1’ B4 B3 B2 B1
Cout’S4’ S3’ S2’ S1’ S4 S3 S2 S1
Figura 5.7 Circuito restador
En el primer bloque se efectúa el primer complemento a dos, invirtiendo las entradas B y sumando uno mediante la entrada Cin; el segundo bloque se invierte las salidas del primer sumador y le suma uno en caso de que se active el bit de signo, finalmente el resultado se compone de las salidas del segundo bloque conjuntamente con el bit de signo.
Comparador Digital.
Es un circuito que compara si dos cantidades binarias son iguales o si una es mayor; por ejemplo, para saber si dos cantidades son diferentes, se puede utilizar un circuito como el siguiente:
Figura 5.8 Circuito lógico de un comparador digital.
Si A= 1011, B=1010 y X es igual a uno, entonces las cantidades A y B son diferentes.
Cin = 1 A4 A3 A2 A1
+ /B4 /B3 /B2 /B1
Cout S4 S3 S2 S1
Bit de signo
Cin = Bit de signo A4 A3 A2 A1
+ 0 0 0 02 S4 S3 S2 S1
X
A3 A2 A1 A0 B3 B2 B1 B0
Salidas
1er. bloque
2do. bloque
5.2 Codificadores y Decodificadores.
Codificador de Decimal a Binario.Es un circuito que tiene varias líneas de entrada, solo una de las cuales se activa en
un momento dado y produce un código de salida de n bits, según la entrada que se active.
/A0 /A1 /A2 /A3 /A4 /A5 /A6 /A7 O2 O1 O0
0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1
Figura 5.9 Tabla de verdad de un codificador de ocho (entradas) a tres líneas (salidas) con entradas activas en nivel bajo.
Como se puede apreciar en la figura 5.10 las compuertas sumadoras conjuntan todas las entradas en la que la salida respectiva debe ser igual a uno; la combinación para /A0 donde O0 = O1= O2 = 0 se da sin necesidad de activar ninguna salida, por lo que no se considera /A0 en el circuito. A continuación se muestra el diagrama general de un codificador:
Figura 5.10 Circuito lógico de un codificador con entradas activas en nivel bajo.
/A7 /A6 /A5 /A4 /A3 /A2 /A1
O3= /A1 + /A3 + /A5 + /A7
O2= /A2 + /A3 + /A6 + /A7
O1= /A4 + /A5 + /A6 + /A7
Codificador
A0
A1
A2
Am-1
O0
O1
O2
On-1
Figura 5.11 Diagrama general de un codificador de m líneas de entrada y n líneas de salida.
Entradas Código de salida
Decodificador de Binario a Decimal.
Es un circuito lógico combinacional que acepta un código binario de n bits y activa una de m líneas de salida, de tal forma que cada línea de salida será activada por una de las combinaciones posibles de entrada.
A B C O0 O1 O2 O3 O4 O5 O6 O7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 00 1 1 0 0 0 1 0 0 0 01 0 0 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1
Figura 5.12 Tabla de verdad de un decodificador de tres (entradas) a ocho líneas(salidas).
La salida O0 se activa con la combinación de entrada A=B=C=0, la salida O1 se activa con la combinación de entrada A=B=0 ,C=1 y así sucesivamente (figura 5.13):
Figura 5.13 Circuito lógico de un decodificador de tres a ocho líneas.
O0
O1
O2
O3
O4
O5
O6
O7
A B C
DecodificadorA0
A1
A2
An-1
O0
O1
O2
Om-1Código de entrada
Salida
Figura 5.14 Diagrama general de un decodificador de n líneas de entrada y m líneas de salida.
Se tienen varios ejemplos de codificadores y decodificadores disponibles en circuitos integrados, por ejemplo: 74147, 74148(ambos Decimal a BCD) y 7442 ,7445 (ambos BCD a Decimal), codificadores y decodificadores respectivamente. De igual manera como vimos anteriormente se pueden diseñar a partir de circuitos combinacionales.
Ejemplo 5.1 Diseño de un circuito decodificador Binario a siete segmentos, en el que se visualicen en un display de cátodo común los dígitos hexadecimales. En la tabla de verdad de la figura 5.16 se muestran las combinaciones necesarias para tener todos los dígitos del sistema Hexadecimal, desde 0000 (0H) hasta 1111 (FH). Como salidas tendremos los siete segmentos que conforman el display (desde la “a” hasta la “g”), y la salida correspondiente se llenará con uno dependiendo del número que se quiere visualizar; por ejemplo, para el número 0000B el display mostrará el 0H activando todos los segmentos a excepción del g, para el número 0001B el display mostrará el 1H activando los segmentos “b” y “c” únicamente, y así sucesivamente hasta llegar al 1111B donde el display mostrará la FH
activando los segmentos “a”, “e”, “f”y “g”.
A B C D a b c d e f g0 0 0 0 1 1 1 1 1 1 00 0 0 1 0 1 1 0 0 0 00 0 1 0 1 1 0 1 1 0 10 0 1 1 1 1 1 1 0 0 10 1 0 0 0 1 1 0 0 1 10 1 0 1 1 0 1 1 0 1 10 1 1 0 1 0 1 1 1 1 10 1 1 1 1 1 1 0 0 0 01 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 0 0 1 11 0 1 0 1 1 1 0 1 1 11 0 1 1 0 0 1 1 1 1 11 1 0 0 1 0 0 1 1 1 01 1 0 1 0 1 1 1 1 0 11 1 1 0 1 1 0 1 1 1 11 1 1 1 1 0 0 0 1 1 1
Figura 5.16 Tabla de verdad para un decodificador binario a hexadecimal. Una vez llenada la tabla, se procederá a deducir la ecuación por cada segmento, por ejemplo utilizando mapas de Karnaugh:
/A/B A/B AB /AB
/C/D 1 1 0 1/CD 1 1 1 1C D 1 1 0 1C/D 0 1 0 1
a
b
c
d
f
e
g
Figura 5.15 distribución en un display de siete segmentos
a= /AB+A/B+/CD+/B/C+/BD
Figura 5.17 Tabla de verdad para el segmento “a”
/A/B A/B AB /AB/C/D 1 1 0 1/CD 1 0 1 1C D 1 1 0 0C /D 1 0 1 1
Figura 5.18 Tabla de verdad para el segmento “b”
/A/B A/B AB /AB/C/D 1 1 0 1/CD 1 1 1 1C D 1 1 0 1
C/D 0 1 1 1
Figura 5.19 Tabla de verdad para el segmento “c”
/A/B A/B AB /AB/C/D 1 0 1 1/CD 0 1 1 0C D 1 0 0 1C/D 1 1 1 0
Figura 5.20 Tabla de verdad para el segmento “d”
/A/B A/B AB /AB/C/D 1 0 1 1/CD 0 0 1 0C D 0 0 1 1C/D 1 1 1 1
Figura 5.21 Tabla de verdad para el segmento “e”
/A/B /AB AB A/B/C/D 1 1 1 1/CD 0 1 0 1C D 0 0 1 1
C/D 0 1 1 1
Figura 5.22 Tabla de verdad para el segmento “f”
/A/B /AB AB A/B/C/D 0 1 0 1/CD 0 1 1 1C D 1 1 1 1
C/D 1 0 1 1
b= /A/B+/B/C/D+/BCD+ /A/D+B/CD+BC/D
c= /CD+/AB+AC/D+ /B/C+ /BD
d= /A/C/D+AB/C +A/CD+/ACD+BC/D+AC/D
e = /A/D + BC + C/D +AB
f = /C/D + A/B+ AC+ B/D+ /AB/C
g = A/B + BD + AC + A/BC + /AB/C
Figura 5.23 Tabla de verdad para el segmento “g”
Finalmente se implementan los circuitos lógicos de cada segmento.
5.3 Dispositivos Lógicos Programables (PLD´S)
Es el término general para un circuito integrado que puede programarse para realizar funciones complejas. Se compone de grupos de compuertas AND y OR, conocidas como matrices. Una matriz es una
red de conductores distribuidos en filas y columnas con un fusible en cada punto de intersección. Las matrices pueden ser fijas o programables. 8Estructura Interna de un PLD
La matriz AND está formada por una red de compuertas AND conectadas a través conductores y fusibles en cada punto de intersección. Cada punto de intersección entre una fila y una columna se denomina celda. La figura 5.24 muestra un arreglo de compuertas no programado.
Figura 5.24 Arreglo AND No Programado.
Cuando se requiere una conexión entre una fila y una columna, el fusible queda intacto y en caso de no requerirse la conexión, el fusible se abre en el proceso de programación. La figura 5.25 muestra un arreglo AND programado.
Figura 5.25 Arreglo AND Programado.
8 Fuente http:// www.galeon.com/lapham/archivos/ pld s.pdf
La matriz OR está formada por una red de compuertas OR conectadas a través conductores y fusibles en cada punto de intersección. La figura 5.26muestra un arreglo de compuertas no programado, y la figura 5.27 muestra un arreglo OR ya programado.
Fig. 5.26 Arreglo OR No Programado.
Figura 5.27 Arreglo OR Programado.
Los dispositivos lógicos programables que se usan más comúnmente para la implementación lógica son la PAL y la GAL, sin embargo también se describirá la PLA.
Lógica de Arreglos Programables (PAL, Programmable Array Logic)
La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la 9PLA, tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilización de dos matrices programables y la mayor complejidad del circuito. La PAL básica está formada por una matriz AND programable y una matriz OR fija con la lógica de salida (figura 5.28). Esta estructura permite implementar cualquier suma de productos lógica con un número de variables definido, sabiendo que cualquier función lógica puede expresarse como suma de productos. La PAL se implementa con tecnología bipolar (TTL o ECL).
9 Para más información pase a la página 80
Figura 5.28 Diagrama de bloques de una PAL (Programmable Logic Array)
Nomenclatura de una PAL
Los líderes en fabricación de PLDs, Texas Instruments y AMD, tienen una notación para identificar los dispositivos. Por ejemplo, la estructura de un PLD AMD es:
Figura 5.29 Notación de la estructura de una PAL AMD
Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 5.1
Códigos Tipos de Salidas
L Combinatoria con nivel bajo activo.
H Combinatoria con nivel alto activo.
R Registro.
RA Registro asíncrono.
X Registro O exclusivo.
V Variable.
M Macrocélula.
PAL CE XX CD YY EF C T PTIPO DE FAMILIA
TECNOLOGÍA DEFABRICACIÓN
NÚMERO DE LINEAS POSIBLES DE ENTRADA
ESTRUCTURA DE SALIDA
NÚMERO DE LINEAS POSIBLES DE SALIDA
VELOCIDADCONSUMO
TEMPERATURA DE FUNCIONAMIENTO
ENCAPSULADO
Tabla 5.1 Tipos de Salidas de una PAL.
En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.
Matriz Lógica Genérica (GAL, Generic Array Logic)
La GAL se forma con una matriz AND reprogramable y una matriz OR fija , con una salida lógica programable. La figura 5.30 muestra el diagrama de bloques de una GAL. Esta estructura permite implementar cualquier expresión lógica suma de productos con un número de variables limitado.
Figura 5.30 Diagrama de Bloques de una GAL (Generic Array Logic).
Las dos principales diferencias entre los dispositivos GAL y PAL son:
a) La GAL es reprogramable
b) La GAL tiene configuraciones de salida programables. La GAL se puede programar una y otra vez, ya que usa tecnología ECMOS (Electrically Erasable CMOS, CMOS borrable eléctricamente).
En la figura 5.31 se ilustra la estructura básica de una GAL con dos variables de entrada y una de salida. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celda CMOS eléctricamente borrable (E2CMOS) en cada punto de intersección, en lugar de un fusible como en el caso de las PAL. Estos PLDs son borrables y reprogramables. El transistor CMOS tiene 2 compuertas, una de ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensión mayor a VDD (alta) en la compuerta no flotante. Al aplicar esta tensión el dieléctrico conduce y la compuerta flotante se carga negativamente, dejando en operación normal siempre abierto el transistor.
Figura 5.31 Estructura Básica de una GAL (Generic Array Logic)
En la figura 5.32 se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres productos.
Figura 5.32 Programación de una GAL (Generic Array Logic).
El borrado se puede hacer de dos formas:
o Con luz ultravioleta (UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dieléctrico conduce y permite la descarga de la compuerta flotante. Para este borrado el chip lleva una ventana de cuarzo transparente.
o Borrado eléctrico: Es el más usado hoy en día. La capa que aisla la compuerta flotante es más delgada. Al aplicar una tensión alta con polaridad contraria, la compuerta flotante se descarga porque el dieléctrico conduce. Las ventajas más importantes de esta técnica son una descarga rápida, no se requiere UV y no se requiere sacar el chip de su base.
Las diversas GAL tienen el mismo tipo de matriz programable. Se diferencian en el tamaño de la matriz, en el tipo de OLMC (Las Macroceldas Lógicas de Salida que contienen circuitos lógicos programables que se pueden configurar como entrada o salida combinacional y secuencial) y en los parámetros de funcionamiento, tales como velocidad y disipación de potencia.
Número de Pines tPD ICC (mA)
20 10, 15, 25 55, 115
20 15, 20 115
24 10, 15, 25 55, 115
24 15, 20 115
24 10, 15, 25 130
28 15, 20 130
Tabla 5.2. Familias GAL del fabricante Lattice
Descripción de las características de la GAL comercial referida en la tabla 5.2
GAL16V8
El microcircuito consta de 20terminales Vcc=5 v +-5% Vih, voltaje de entrada en nivel alto =2v Voh, voltaje de salida en nivel alto =2.4v Vil, voltaje de entrada en nivel bajo =0.8v Vol, voltaje de salida en nivel bajo =0.5v Temperatura de operación 0 a 75 °C 16 posibles variables de entrada 8 posibles variables de salida CK, OE pines para pld secuencial
CK VCC
IN G I/O
IN A I/O
IN L I/O
IN 1 I/O
IN 6 I/O
IN V I/O
IN 8 I/O
IN I/O
GND OE
Figura 5.33 Distribución de pines de la GAL16V8
10PLAs (Programmable Logic Array)
Es un PLD que posee características flexibles para diseños más complejos, en la PLA se puede programar las uniones en ambas matrices sin embargo, resultan penalizados en tamaño y en velocidad debido a los transistores adicionales en la matriz de puertas OR (figura 5.34 ). La PLA se utiliza fundamentalmente para construir máquinas de estados.
10 Fuente http://html.rincondelvago.com/dispositivos-logicos-programables_1.html
Figura 5.34 Estructura interna de una PLA
CONEXIÓN PROGRAMABLE
Programación de los PLD´S
Para la programación de un PLD se utiliza un software especial que convierte el código básico en instrucciones que programen el dispositivo para permitir implementaciones de diseños electrónicos. 11El proceso de diseño lógico con PLD’s se resume en tres grandes etapas:
1. Diseño lógico2. Implementación del diseño3. Verificación del diseño.
Dentro de la primera etapa, los pasos involucrados son los mismos que en cualquier diseño digital, combinatorio o secuencial, y se pueden subdividir en los pasos siguientes:
Definir el problema. Generar un diagrama a bloques. Obtener tabla de verdad. Derivar ecuaciones lógicas que describen la operación del diseño.
La implementación del diseño consiste en seleccionar y usar las herramientas, tanto de hardware y software, necesarias para la traducción de los resultados a un mapa de fusibles para la programación del chip. Esta fase consiste en:
Selección del PLD. Hacer archivo de ecuaciones Correr software, como por Ejemplo el opal (national), para generar archivo mapa de fusibles. Configurar el programador universal. Programar chip
La etapa final consiste en la verificación del diseño en la cual la correcta programación delPLD es comprobada, por medio de técnicas de simulación. Los pasos de la verificación son:
Simulación del funcionamiento del PLD en la computadora, Prueba funcional del dispositivo. Documentación del diseño.
11 Fuente h ttp://lapham25.tripod.com/archivos/plds.pdf
Ejercicio 5.1 Subraye la opción que considere correcta
1. Un medio sumador de dos palabras de un bit se caracteriza por tener 2 entradas, 2 salidas3 entradas, 2 salidas2 entradas, 3 salidas2 entradas, 1 salida3 entradas, 3 salidas
2. Un sumador completo de dos palabras de un bit se caracteriza por tener 2 entradas, 2 salidas3 entradas, 2 salidas2 entradas, 3 salidas2 entradas, 1 salida3 entradas, 3 salidas
3. El ___________ tiene acarreo de entrada y puede o no tener acarreo de salida.½ sumador Sumador completo Multiplicador Divisor Restador
4. Compuerta que compara si dos cantidades de un BIT son diferentes:NOR OR XOR 74LS83 74LS048
5. Las siglas PLD significan:Decodificador de línea paralelaDemultiplXOR lógico de paridadDispositivo lógico programableDecodificador de línea programableDispositivo lineal de paridad
6. PLD programable una sola vez:PALGALRAMPALCE
ROM
7. Las siglas GAL significan arreglo:Lógico genéricoLineal generalLógico de gananciaLineal de gananciaNinguno de los anteriores
Hoja de Respuestas Unidad V
Ejercicio 5.1
1. 2 entradas, 2 salidas2. 3 entradas, 2 salidas 3. Sumador completo4. XOR5. Dispositivos lógicos programables6. PAL7. Lógico genérico
Prácticas Recomendadas
PRÁCTICA 1.
TÍTULO DE LA PRÁCTICA: “Implementación de las compuertas lógicas básicas (AND, OR y NOT) utilizando transistores y resistencias” UNIDAD TEMÁTICA: “Compuertas Lógicas” DESCRIPCIÓN: Comprobar el funcionamiento de las compuertas básicas NOT, AND y OR, implementadas con circuitos a base de transistores BJT y resistencias.
MATERIAL: EQUIPO: 5 transistores 2N2222 o equivalentes Fuente de alimentación (5 volt) 5 resistencias de 10 K a 1/2 w.( R3) 3 resistencias de 4.7 K a 1/2 w.( R2) 3 resistencias de 1 K a a 1/2 w.( R1) 3 resistencias de 330 a a 1/2 w.( R1) Caimanes Cable para protoboard 1 Mini dip- switch
OBJETIVO: El alumno identificará las características de operación que ofrece el implementar las
compuertas lógicas básicas utilizando transistores y resistencias para su aplicación en prácticas posteriores.
PROCEDIMIENTO: Implementar, probar y presentar los circuitos que se muestran a continuación (figuras 6.1A, B, C):
Figura 6.1A. Circuito equivalente de las compuertas NOT implementado con un transistor bipolar.
Figura 6.1B. Circuito equivalente de la compuerta AND implementado con transistores bipolares.
Figura 6.1C. Circuito equivalente de la compuerta OR implementado con transistores bipolares.
PRÁCTICA 2.
TÍTULO DE LA PRÁCTICA: “Visualización de un código utilizando un display de 7 segmentos”UNIDAD TEMÁTICA: “Álgebra de Boole” DESCRIPCIÓN: Implementación de un circuito lógico que permita visualizar el código de un alumno en un display de 7 segmentos, utilizando álgebra de Boole para la reducción de ecuaciones. MATERIAL: EQUIPO:
1 C. I. 7404 (NOT) 1 C. I. 7432 (OR) 2 C. I. 7408 (AND) 1 Display de 7 segmentos (Cátodo
Común) Resistencias de 330 las necesarias Cable para protoboard 1 protoboard 1 Mini dip- switch
OBJETIVO: Introducir al alumno al trabajo con un display de 7 segmentos Diseñar un circuito lógico a partir de la tabla de verdad Simplificar las ecuaciones utilizando los postulados del Álgebra de Boole
PROCEDIMIENTO:
A. Llenar la tabla de verdad en base a los segmentos que se desean activar por dígito.
TABLA DE VERDAD: CÓDIGO DE ALUMNO
B. Obtener y reducir las ecuaciones para cada segmento del display
Ecuación para a = d = g:a = /A/B/C + /A/BC + A/BC a = /A/B/C + /BC (/A + A)a = /A/B/C + /BC (1)a = /A/B/C + /BC a = /B (/A/C + C) a = /B (C + /A)
Fuente de alimentación (5 volts.) Multímetro Punta lógica
Ecuación para b:b = /A + B + C
Ecuación para c:c =1 (Conexión directa a voltaje 5v. )
Ecuación para d: d =0 (Conexión directa a 0 v. )
Ecuación para f: f = A/BC
C. Implementar y conectar el circuito lógico resultante de cada segmento al display de cátodo común.
PRÁCTICA 3.
Figura 6.2 Circuito lógico para los segmentos a, d y g.
Figura 6.3 Circuito lógico para el segmento b
Figura 6.4 Circuito lógico para el segmento f
TÍTULO DE LA PRÁCTICA: “Sumador Completo de 4 bits”
UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito sumador completo de 4 bits utilizando el circuito integrado 74LS83. MATERIAL: EQUIPO:
1 Circuitos Integrados 74LS83 Fuente de alimentación (5 volts.) 5 Leds 5 Resistencias de 100 - 500 Cable para protoboard Mini dip- switch
OBJETIVOS: Practicar la operación de suma binaria.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.5):
Figura 6.5 Circuito Sumador completo implementado con el C.I. 74LS83
PRÁCTICA 4. TÍTULO DE LA PRÁCTICA: “Sumador en serie”
Palabra A
Palabra B
UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito sumador completo de 8 bits utilizando dos circuitos integrados 74LS83. MATERIAL: EQUIPO:
2 Circuitos Integrados 74LS83 Fuente de alimentación (5 volts.) 9 Leds 9 Resistencias de 100 - 500 Cable para protoboard Mini dip- switch
OBJETIVOS: Comprender la conexión en serie de los sumadores para aumentar la longitud de las
palabras a sumar. PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación ( figura 6.6):
Figura 6.6 Circuito Sumador completo en serie implementado con el C.I. 74LS83
PRÁCTICA 5.
TÍTULO DE LA PRÁCTICA: “Restador binario de 4 bits “
Palabra A (Bits 0, 1, 2, 3)
Palabra B (Bits 0, 1, 2, 3)
Palabra A (Bits 4, 5, 6, 7)
Palabra B (Bits 4, 5, 6, 7)
UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito restador de 4 bits utilizando el método complemento a dos. MATERIAL: EQUIPO:
2 C. I. 74LS83 Fuente de alimentación (5 volts.) 1 C. I. 74LS86 1 C. I. 74LS04 5 Leds 5 Resistencias de 100 - 500 Cable para protoboard Mini dip switch
OBJETIVO: Comprobar el funcionamiento de la resta en complemento a dos. Apreciar la importancia del manejo del BIT de signo.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.7 ):
Figura 6.7 Circuito restador de 4 bits implementado con el C.I. 74LS83.
PRÁCTICA 6.
TÍTULO DE LA PRÁCTICA: “Multiplicador binario de 4 x 3 bits “ UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito multiplicador binario de 4 x 3 bits utilizando el C.I. 7483 y compuertas lógicas. MATERIAL: EQUIPO:
2 C. I. 74LS83 Fuente de alimentación (5 volts.) 1 C. I. 74LS86 1 C. I. 74LS04 Leds los necesarios Resistencias de 100 - 500 Cable para protoboard Dip switches
OBJETIVO: Demostrar que todas las operaciones binarias se pueden realizar utilizando sumadores
binarios. PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.8) :
Figura 6.8 Circuito multiplicador de 4 x 3 bits.
A4A3A2A1 B3B2B1
PRÁCTICA 7.
TÍTULO DE LA PRÁCTICA: “Comparador Digital “ UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito comparador digital utilizando un restador binario en complemento a dos. MATERIAL: EQUIPO:
1 C. I. 74LS83 Fuente de alimentación (5 volts.) 1 C. I. 74LS32 2 C. I. 74LS08 3 Leds 3 Resistencias de 100 - 500 Cable para protoboard Mini dip switch
OBJETIVO: Comprender una de las diferentes aplicaciones que puede tener un circuito aritmético, por
ejemplo un restador como comparador digital, si se activa el BIT de signo entonces A es mayor a B, y mediante circuitos lógicos determinamos si A es igual o menor a B.
PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.9):
Figura 6.9 Circuito Comparador de 4 bits
PRÁCTICA 8.
TÍTULO DE LA PRÁCTICA: “Diseño de un control de semáforos” UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Programación de un dispositivo lógico programable para la simulación de un semáforo. MATERIAL: EQUIPO:
C. I. GAL16V8 Fuente de alimentación (5 volt) Programador Universal
2 Leds : 1 rojo y 1 verde 3 Resistencias de 100 - 500 Cable para protoboard 1 protoboard 1 Mini dip-switch
OBJETIVO: El alumno aprenderá a programar un GAL mediante el software Wincupl. PROCEDIMIENTO: Diseñar el circuito lógico que simule el funcionamiento de un semáforo, para una intersección que tiene las siguientes características.
1. El semáforo E-O estará en verde siempre que ambos carriles, C y D estén ocupados.2. El semáforo E-O estará en verde siempre que cualquier carril C o D este ocupado, pero los
carriles A y B no lo estén.3. El semáforo N-S estará en verde siempre que los carriles A y B estén ocupados mientras C
y D estén vacantes.4. El semáforo N-S estará en verde siempre que los carriles A o B estén ocupados mientras C
y D estén vacantes.5. El semáforo E-O estará en verde cuando ningún vehículo este presente.6. Para cualquier otro caso, tanto el semáforo E-O como el N-S estarán en amarillo
A. Llenar la tabla de verdad en base a los enunciados anteriores.
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Figura 6.10 Tabla de verdad e intersección del semáforo para los carriles A, B, C y D
B. Obtener las ecuaciones o funciones lógicas para E-O y N-S
E-O = /A/B/C/D + /A/B/CD + /A/BC/D +/A/BCD + /ABCD + A/BCD +ABCD N-S = /AB/C/D + A/B/C/D + AB /C /D
C. Transcribir las ecuaciones en un archivo fuente con la extensión .PLD., mediante los siguientes pasos:
Abrir el programa WINCUPL
Elegir en el menú FILE la opción NEW y después DESIGN FILE.
Se recomienda llenar los campos con los datos de su práctica, por ejemplo:Name Semaforo;Partno 00;Revision 01;Date 10/06/06;Designer Marta E;Company CETI;Location Ninguna;Assembly Ninguna;Device g16v8a;
De no llenar el usuario los campos el programa lo hace de forma automática, el campo correspondiente a “Device” es el más importante, ya que mediante este se validan las características del PLD en uso, por ejemplo número de pines de entrada y/o salida, máximo de sumas en la ecuación, etc.
Posteriormente se abre una ventana requiriendo el número de pines de entrada necesarios para la práctica (en este caso cuatro), y después otra requiriendo el número de pines de salida (en este caso dos); la última ventana (Pinnodes) no se utiliza así que se puede cancelar.
Finalmente aparece el archivo fuente (figura 6.11), en el cual hay que definir el número de pin y el nombre de la entrada o salida; en el caso de la GAL16V8, como se mostró en la figura 5.33, tenemos 16 posibles entradas: del pin 2 al 9 y del 12 al 19 (si se utilizan los pines del 12 al 19 como entradas) y 8 salidas: del pin 12 al 19.
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Figura 6.11 Archivo fuente para la programación de la GAL16V8 en WINCUPL.
Para las entradas utilizaremos los pines del 2 al 4, y para las salidas el pin 12 y el 13(figura 6.13).
Figura 6.12 Definición de los pines de entrada y salida de la GAL en el archivo fuente.
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Name Semaforo ;PartNo 00 ;Date 01/06/2006 ;Revision 01 ;Designer Marta E. ;Company ceti ;Assembly Ninguna ;Location Ninguna ;Device g16v8 ;
/* *************** INPUT PINS *********************/PIN = ; /* */ PIN = ; /* */ PIN = ; /* */ PIN = ; /* */
/* *************** OUTPUT PINS *********************/PIN = ; /* */ PIN = ; /* */
Name Semaforo ;PartNo 00 ;Date 01/06/2006 ;Revision 01 ;Designer Marta E. ;Company ceti ;Assembly Ninguna ;Location Ninguna ;Device g16v8 ;
/* *************** INPUT PINS *********************/PIN 2 = A ; /* */ PIN 3 = B ; /* */ PIN 4 = C ; /* */ PIN 5 = D ; /* */
/* *************** OUTPUT PINS *********************/PIN 12 = EO ; /* */ PIN 13 = NS ; /* */
Las ecuaciones se escriben en forma de mintérminos, a continuación de los pines de salida (como se muestra en la figura 6.13), sabiendo que :
o La operación de suma se expresa mediante el símbolo “# ”o La operación de multiplicación se expresa mediante el símbolo “& ”o La operación de negación se expresa mediante el símbolo “ ! ”o La operación de suma exclusiva se expresa mediante el símbolo “$ ”
Figura 6.13 Archivo fuente con las ecuaciones para las salidas EO y NS utilizando la simbología del WINCUPL.
Guardar el archivo en el menú FILE opción SAVE AS. Para crear el archivo con la extensión .JED que se grabará en el PLD, se debe
compilar mediante la tecla F9 o en el menú RUN seleccionamos DEVICE DEPENDENT COMPILE. Si el archivo no tiene errores nos genera varios archivos con las extensiones: .DOC, .PDF, .ABS, y .JED.
Al momento de compilar se reducirán automáticamente en lo posible las ecuaciones, como se muestra en una parte del archivo SEMÁFORO.DOC(figura 6.14) :
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Name Semaforo ;PartNo 00 ;Date 01/06/2006 ;Revision 01 ;Designer Marta E. ;Company ceti ;Assembly Ninguna ;Location Ninguna ;Device g16v8 ;
/* *************** INPUT PINS *********************/PIN 2 = A ; /* */ PIN 3 = B ; /* */ PIN 4 = C ; /* */ PIN 5 = D ; /* */
/* *************** OUTPUT PINS *********************/PIN 12 = EO ; /* */ PIN 13 = NS ; /* */
EO = !A&!B&!C&!D # !A&!B&!C&D # !A&!B&C&!D # !A&!B&C&D # !A&B&C&D # A&!B&C&D # A&B&C&D ;
NS = !A&B&!C&!D # A&!B&!C&!D # A&B&!C&!D;
Figura 6.14 Archivo SEMAFORO.DOC que describe la configuración del chip y las ecuaciones reducidas después de la compilación.
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******************************************************************** Semaforo********************************************************************
CUPL(WM) 5.0a Serial# 60008009Device g16v8s Library DLIB-h-40-9Created Thu Jun 01 20:54:12 2006Name Semaforo Partno 00 Revision 01 Date 01/06/2006 Designer Marta E. Company ceti Assembly Ninguna Location Ninguna
================================================================= Expanded Product Terms=================================================================
EO => A & !B & C & D # !A & !B # B & C & D
NS => B & !C & !D # A & !B & !C & !D================================================================= Chip Diagram================================================================= ______________ | Semaforo | x---|1 20|---x Vcc A x---|2 19|---x B x---|3 18|---x C x---|4 17|---x D x---|5 16|---x x---|6 15|---x x---|7 14|---x x---|8 13|---x NS x---|9 12|---x EO GND x---|10 11|---x |______________|
El archivo SEMÁFORO.JED consta principalmente de secuencia de unos y ceros, que corresponden a la conexión lógica interna de la GAL16V8 (figura 6.15).
Figura 6.15 Archivo SEMAFORO.JED que contiene las secuencias de unos y ceros necesarias para programar la GAL16V8.
Finalmente se programa la GAL16V8 mediante un programador universal, utilizando el archivo SEMAFORO.JED.
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CUPL(WM) 5.0a Serial# 60008009Device g16v8s Library DLIB-h-40-9Created Thu Jun 15 20:54:12 2006Name Semaforo Partno 00 Revision 01 Date 10/06/2006 Designer Marta E. Company ceti Assembly Ninguna Location Ninguna *QP20 *QF2194 *G0 *F0 *L01536 11110111101110111111111111111111*L01568 01111011101110111111111111111111*L01792 01111011011101111111111111111111*L01824 10111011111111111111111111111111*L01856 11110111011101111111111111111111*L02048 00000011001100000011000000100000*L02112 00000000111111001111111111111111*L02144 11111111111111111111111111111111*L02176 111111111111111110*C1C16*_979A