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Curso de Especialização em Projeto de Circuitos Integrados
Disciplina: Projeto de ASIC Digital
Professores: Dr. Marcelo Johann e Dr. Ricardo [email protected], [email protected]
AULA: 01
Projeto de ASIC DigitalProjeto de ASIC DigitalApresentaApresentação e ção e IntroduIntroduçãoção
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Aula: 01 2 / 43
ConteConteúdos do Cursoúdos do Curso
• Introdução à integração de sistemas em CIs• Automação: Níveis de especificação e abstração• Fluxo e Etapas de Projeto (de VHDL ao CHIP)• Metodologias e Estilos de leiaute :
– full custom, standard cell, cell arrays, lógica programável pelo usuário
• Ferramentas para a síntese física– particionamento, posicionamento, roteamento, sintese de células,
dimensionamento
• Estruturas regulares RAM, ROM, PLA, Partes Operativas• Ferramentas de Síntese Lógica e de Alto-Nível
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ConteConteúdo da Aula 01údo da Aula 01
• Tipos de Circuitos Integrados• Evolução da Integração• Características das Interconexões• Objetivos para Otimização• Diagrama Y• Ações de Projeto• Etapas ou Níveis de Projeto
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Tipos de Circuitos IntegradosTipos de Circuitos Integrados
General Pourpose• Circuitos de Propósito Geral• Servem para diversas aplicações finais
– Microprocessador, memória, microcontrolador, Processador DSP, circuitos de prateleira, circuitos de catálogo
ASICs• Circuitos Integrados para Aplicações Específicas
– Dedicados a um produto de consumo, funções específicas, lógica de cola
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• Evolução de circuitos integrados• Necessidade de Automação• Ferramentas de Automação de Projeto• Roteamento de Circuitos Integrados• Tecnologia de Fabricação de Interconexões• Reverse Scaling
EvoluEvolução da Integraçãoção da Integração
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Lei de Moore: capacidade dobra em 18 meses• 10 mil vezes em 20 anosProcessadores da Intel:
EvoluEvolução da Integraçãoção da Integração
Lei de Moore today: It is over!!!
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Electronic Design Automation (EDA)• para síntese automática, verificação, ...• US$ 3 bi em 1998, US$ 3.5 bi em 2000
Problemas:• capacidade de fabricação aumenta 58%/ano• produtividade aumenta só 21%/ano (1997)
Complexidade Complexidade e Desempenho Desempenho
EvoluEvolução da Integraçãoção da Integração
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Soluções para Projeto:• aumentar equipes (+custo e -controle)• Systems-on-Chip (SOCs) = Reusabilidade
Ferramentas:• modelar efeitos elétricos precisamente• tratar problemas grandes eficientemente• prover metodologia convergente
EvoluEvolução da Integraçãoção da Integração
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Rtr Rint
Cint CL
+-
T50% = Tgate + Tint
Tgate = Rtr (0.7 Cint + 0.7 CL)
Tint = Rint (0.4 Cint + 0.7 CL)
Atraso de porta (Tgate):
• pode ser reduzido com o reprojeto da porta
Atraso de interconexão (Tint):
• exige o reprojeto das próprias interconexões
EvoluEvolução da Integraçãoção da Integração
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EvoluEvolução da Integraçãoção da Integração
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• Introdução de camadas metálicas
• polimento• preenchimento de valas• novos materiais
Razão entrecomprimento totalde conexões e áreade todas as camadas
Tamanhodo circuito
Introdução de maiscamadas metálicas
no processo
EvoluEvolução da Integraçãoção da Integração
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R = 4, C = 4RC = 16
R = 2 , C = 6RC = 12
R = 1 , C = 8RC = 8
a) b) c)
Camadas têm características diferentesCamadas têm características diferentes
EvoluEvolução da Integraçãoção da Integração
Reverse ScalingReverse Scaling
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Objetivos para OtimizaObjetivos para Otimizaçãoção
• Area – Yield é inversamente proporcional
• Velocidade– Trade-off, otimização, restrição
• Dissipação de Potência– Falha, stress, aquecimento (resfriamento), portáveis
• Tempode Projeto– Pequenos atrasos, grandes perdas
• Testabilidade– É um problema considerável– Portanto, deve ser feito esforço desde início do projeto
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Cresc
imen
to d
o Mer
cado
Desaparecimento do M
ercado
perd
a
atraso
tempo
rece
itaMercadoMercado
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Diagrama YDiagrama Y
• Ferramentas -> Produtividade • Produzir mais trabalhando menos• Hierarquia
– Estruturas, repetição, agrupamento
• Abstração – Esconder detalhes
• Reuso– Utilizar Bibliotecas (de células)
• Síntese– Acrescentar detalhes
• Domínios do diagrama Y de Gajski
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Mais abstr
ação
Eixo ComportamentalSistêmico
Algorítmico
Micro arquitetural
Lógico
Elétrico
Eixo Estrutural
Eixo Geométrico
Circuito Real(fabricado)
idéia
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Descrições de Projeto
Why use a HDL (Hardware Descriptive Language) ?
http://eleceng.ucd.ie/~rreilly/Digital/HDL-Design%20Issues.pdf
Situação de VHDL hoje:
PadrãoPadrão aceito por CAD tools e projetistas
SínteseSíntese: inferência de Hardware
IEEE 1164IEEE 1164 standard package
Concorrente: VerilogVerilog – E.U.A.
EspecificaEspecificação de Entradação de Entrada
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Entidade e Interface em VHDLEntidade e Interface em VHDL
entity half_adder isport ( x, y: in bit;
sum, carry: out bit );end half_adder;
x
y carry
sum
signalsignalmodemode
typetype
Entidade e Interface em VHDLEntidade e Interface em VHDL
entity half_adder isport ( x, y: in bit;
sum, carry: out bit );end entity half_adder;
19931993
Entidade e Interface em VHDLEntidade e Interface em VHDL
entity half_adder isport ( x, y: in std_ulogic;
sum, carry: out std_ulogic );end entity half_adder;
19931993
IEEE 1164IEEE 1164
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Sinais e Valores Sinais e Valores IEEE 1164IEEE 1164
std_ulogic
std_ulogic_vector
Value Interpretation
U Uninitialized
X Forcing Unknown
0 Forcing 0
1 Forcing 1
Z High Impedance
W Weak unknown
L Weak 0
H Weak 1
- Don´t care
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Multiplexador 4 para 1Multiplexador 4 para 1
entity mux isport ( i0, i1 : in std_ulogic_vector (7 downto 0);
i2, i3 : in std_ulogic_vector (7 downto 0);sel : in std_ulogic_vector (1 downto 0);z : out std_ulogic_vector (7 downto
0) );end entity mux;
i0
i2
sel
zi1
i3
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ULA de 32 bitsULA de 32 bits
entity ula32 isport ( A,B : in std_ulogic_vector (31 downto 0);
C : out std_ulogic_vector (31 downto 0);op : in std_ulogic_vector (5 downto 0);N,Z : out std_ulogic );
end entity ula32; A
op
C
B
NZ
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Elementos de HardwareElementos de Hardware
SW é seqüencial, HW é concorrente:
SistemaSistema
InterfaceInterface
ComportamentoComportamento
a_out = 2 * in_ba_out = 2 * in_b
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Elementos de HardwareElementos de Hardware
SW é seqüencial, HW é concorrente:
SistemaSistema
InterfaceInterface
EstruturaEstrutura
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Eixo ComportamentalSistêmico
Algorítmico
Micro arquitetural
Lógico
Elétrico
Eixo Estrutural
Eixo Geométrico
processadores, memórias, barramentos
módulos de hardware
Portas lógicas, flip-flops
Transistores, resistores, capacitores, indutores
processadores, memórias, barramentos
módulos de hardware
registradores, multiplex, operadores
Portas lógicas, flip-flops
Transistores, resistores, capacitores, indutores
Leiaute das máscaras, retângulos, polígonos
Células de biblioteca, modelos de posição de pinos
Macro-células, planta baixa de blocos
Módulos, clusters, cores, planos de clock/alimentação
Partições físicas, componentes, placas
Leiaute das máscaras, retângulos, polígonos
Células de biblioteca, modelos de posição de pinos
Macro-células, planta baixa de blocos
Módulos, clusters, cores, planos de clock/alimentação
Partições físicas, componentes, placas
Funções de transferência, equações diferenciais
Equações booleanas, tabelas verdade, BDDs
Máquinas de estado finitas, operações
Algoritmos
Especificações funcionais
Funções de transferência, equações diferenciais
Equações booleanas, tabelas verdade, BDDs
Máquinas de estado finitas, operações
Algoritmos
Especificações funcionais
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EDIF
LEF / DEF
Spice
VHDL
C, C++, Hardware C
Java
Spice
CIF, GDS2
Eixo ComportamentalSistêmico
Algorítmico
Micro arquitetural
Lógico
Elétrico
Eixo Estrutural
Eixo Geométrico
processadores, memórias, barramentos
módulos de hardware
registradores, multiplex, operadores
Portas lógicas, flip-flops
Transistores, resistores, capacitores, indutores
Leiaute das máscaras, retângulos, polígonos
Células de biblioteca, modelos de posição de pinos
Macro-células, planta baixa de blocos
Módulos, clusters, cores, planos de clock/alimentação
Partições físicas, componentes, placas
Funções de transferência, equações diferenciais
Equações booleanas, tabelas verdade, BDDs
Máquinas de estado finitas, operações
Algoritmos
Especificações funcionais
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Aula: 01 26 / 43
Eixo ComportamentalSistêmico
Algorítmico
Micro arquitetural
Lógico
Elétrico
Eixo Estrutural
Eixo Geométrico
processadores, memórias, barramentos
módulos de hardware
registradores, multiplexadores, operadores
Portas lógicas, flip-flops
Transistores, resistores, capacitores, indutores
Leiaute das máscaras, retângulos, polígonos
Células de biblioteca, modelos de posição de pinos
Macro-células, planta baixa de blocos
Módulos, clusters, cores, planos de clock/alimentação
Partições físicas, componentes, placas
Funções de transferência, equações diferenciais
Equações booleanas, tabelas verdade, BDDs
Máquinas de estado finitas, operações
Algoritmos
Especificações funcionais
1- “síntese”
2- simulação
3- mapeamento
4- place&route
5- fabricação
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Exemplo de metodologia na práticaExemplo de metodologia na prática
RTL was written in Verilog and mapped to the standard-cell library with Synopsys Design Compiler. Datapath-style placement of standard cells was carried out using a tiled-region design methodology. Tiled regions allowed for hand-assisted automatic placement of key standard cells in datapath bitslices. This methodology provided a good compromise between design effort and performance. The Avant! Apollo tool suite was used for placement, routing, and clock distribution. http://cva.stanford.edu/imagine/project/im_impl.html
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AAções de Projetoções de Projeto
• Ações de Síntese– Correct by construction– Intervenções do Projetista (ECO)– Verificação
• Ações de Análise– Area, atraso, potência, diagnósticos
• Ações de Otimização– Operam sobre um único ponto no diagrama Y
• Ações de Gerência• Visualização
– ferramentas
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Etapas ou NEtapas ou Níveis de Projetoíveis de Projeto
• Projeto Algorítmico ou de Sistema– Parte de VHDL e gera uma descrição de FSM e lógica para uma
arquitetura-alvo
• Projeto Estrutural e Lógico– Esquemático, rede de portas– Síntese lógica 2 níveis, multi-nível, seqüencial
• Projeto Elétrico – Transistores, tempo, extração e caracterização
• Projeto de Leiaute– Place & route, floorpllan, partition, generation, optimization, …
• Métodos de Verificação
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Disciplina: Projeto de ASIC Digital
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AULA: 01
FIMFIM