1

Chapter 2 奈米金氧半電晶體

2.1 簡介

英特爾(Intel)宣布將應變矽技術加入其 90 奈米技術節點(90 nm technology node)

中，並使用該技術發展新的 Pentium IV 微處理器-「Prescott」，並積極研發下一世代 65

奈米技術，使得互補式金氧半導體(CMOS，complementary metal-oxide-semiconductor) 技

術正式宣告進入奈米新紀元。元件尺寸的縮小可以得到更佳的性能，以便開發更大的市

場，才能提供更多的經費研究更小的元件，如此為一食物鏈，如圖 2-1，而整個半導體

微電子技術演進從 1959 年的一吋晶圓到 2001 年的 12 吋晶圓，元件性能突飛猛進，進

步神速，而電晶體密度增加了百萬倍，而英特爾(Intel)公司前總裁摩爾博士(Dr. Goden

Moore)提出著名的摩爾定律(Moore’s Law)，晶片內之電晶體密度將會每 18 個月成長一

倍，也就是說每三年技術節點將會前進一個世代，節點長度會縮小為約 0.7 倍，如圖 2-2，

為國際半導體技術藍圖(ITRI roadmap)所作的各技術節點的最小元件通道長度與尺寸之

預測[1]，可以發現發展速度將會減緩，摩爾定律將不再適用，尤其在 2010 年以後，元

件的尺寸己接近其物理極限，因此， 在此未來的奈米元件技術如何發展才能延續摩爾

定律，將是目前最重要的課題。

本章節中，將探討有關非傳統性的金氧半電晶體(non-classic MOSFET)[3]，如圖

2-3，首先討論利用增加通道載子傳輸的新型材料所製成的金氧半電晶體，應變矽金氧

電晶體(Strained-Si MOSFET)，這也將是下一世代金氧半電晶體的主流，將包含矽鍺磊

晶(SiGe epitaxy)與製程性區域應變(process local strain)，接下來將談到絕緣體上矽電晶

體(SOI MOSFET, Silicon On Insulator)的基本架構與其優缺點，並介紹目前數種絕緣體上

應變矽電晶體(SSOI)的製作流程，有別於傳統平面式(planar)結構的金氧半電晶體，本章

也將介紹非平面式 (Non-planar)結構的金氧半電晶體，如多閘極電晶體 (Multi-Gate

MOSFET)，鰭型電晶體(FinFET)，與其他數種新型電晶體，此非傳統型的金氧半電晶體，

雖離量產還有一段距離，但隨著元件的發展走向物理極限之時，金氧半電晶體結構上的

發展勢必將有別於傳統，於最有限的晶圓面積，發揮最大的元件效能。

2

電晶體縮小

市場成長

較佳的

性能成本比

研發

圖 2-1 科技研發與市場成長之關係圖

圖 2-2 國際半導體技術藍圖(ITRI roadmap)所作的各技術節點的最小元件通道長度與尺

寸之預測[2] (© 2002 IEEE)

3

圖 2-3 傳統與非傳統性的金氧半電晶體 [3]

未來創新通道結構趨勢

新型增加傳

輸材料之場

效電晶體

應變矽、矽

鍺、矽鍺碳電

晶體

鍺通道電晶體

平面技術

非平面

技術

PDSOI

絕緣體上矽

基電晶體

三維結構&雙閘電晶體

FDSOI UTB SOI

絕緣體上應

變矽電晶體

SSOI

絕緣體上鍺電晶體GOI

Back gate controlled FDSOI

全包圍閘極電晶體

鰭型電晶體

垂直通道電晶體

三維絕緣體上應 變矽電晶體

SGOI 、GOI

技術節點

4

2.2 應變矽電晶體

傳統的半導體矽技術中，互補式金氧半導體(CMOS，complementary metal-oxide-

semiconductor) 結構一直為整個積體電路(Integrated Circuit)市場的主流， 製程上相對的

簡易與其低耗電特性造成互補式金氧半電晶體的普及化，為了得到更佳的性能表現，便

在 CMOS 結構下縮小元件尺寸，當目前每再前進一世代所花的成本與遭遇的困難越來

越大時，應變矽通道技術(strained-Si channel technology)由於其有較高的載子遷移率

(mobility)，且成本低廉，同為矽材質，無污染問題，因此深受業界矚目。

同時提高驅動電流(current drive)與降低驅動電壓(supply voltage)為互補式金氧半

電晶體縮小化的目標，傳統的做法為縮短閘極通道長度(channel length)與降低氧化層

(gate oxide)厚度，然而，在100奈米技術節點以下後，由於短通道效應(short channel effect)

造成要再縮短通道長度變得相當困難，而當氧化層越來越薄，直接穿透電流(direct

tunneling current)與反轉層(inversion layer)量子侷限效應(quantum confinement effect)將

會非常嚴重，圖 2-4 為驅動電流(Ion)與技術節點關係圖，實線為傳統的金氧半電晶體隨

技術節點的驅動電流， 電晶體縮小的趨勢為由右向左，驅動電流漸增以符合國際半導

體技術藍圖之需求，若載子在通道中的傳輸速度增加，如虛線，便可在相同技術節點下

獲得更大的驅動電流，便可降低驅動電壓，換句話說，便可在維持相同的技術節點下，

電晶體性能可以達到國際半導體技術藍圖下一世代的要求，可以大大降低微影

(lithography)與製程(process)技術研發的成本，此外，由於不用一眛的縮小通道長度，對

短通道效應也會有相當大的改善，因此為了提昇載子在通道中的傳輸速度也就是提昇載

子的遷移率(mobility)。目前已知的方法技術中，有半導體 III-V 族或同為 IV 族的鍺(Ge)，

由於目前半導體製程以矽製程為主流，III-V 族有製程不相容與污染問題，因此，大多

數人將目光放在同為 IV 族的鍺元素，其中有純鍺(pure Ge)，矽鍺(SiGe)技術與應變矽

(strained-Si)電晶體，由於鍺的熔點較低，能隙 (bandgap)較小與熱傳導率 (thermal

conductivity)較差之故，因此應變矽電晶體為目前世界各大廠專注研發的焦點，本章節

將從應變矽為何能提高載子遷移率出發，說明目前各大廠是如何造成應變(strain)的技

5

術，與將來的主流技術。

圖 2-4 驅動電流(Ion)與技術節點關係圖

2.2.1 應變矽電晶體之載子傳輸特性

由於矽受到應變力後形成應變矽，其製作方式將於後面章節詳細介紹，在此先談

到應變矽會增加載子的遷移率的基本傳輸特性。

載子遷移率(mobility)的關係式如下，

(1)

其中 e 為電子電荷，τ為載子通過時，受到散射碰撞之間隔的時間，m*為載子的有效質

量(effective mass)，可以很清楚的了解只要有效的提昇受到散射碰撞之間隔的時間（即

減少散射碰撞），或降低載子的有效質量皆可有效的提昇載子遷移率。原本的矽原子是

面心立方堆積，若在無外力的作用下其晶格排列是呈現對稱，而其能帶也呈現簡併

(degeneracy)，若受一橫向應力，導致晶格排列呈橫向拉扯，其能帶也會因對稱被破壞

而導致出現能帶分裂，如圖 2-5，以電子而言，原本六個簡併的導帶能谷(conduction band

valley)，受應力會造成 [001]方向的兩個導帶能谷會有較低能量，導帶能帶進而分裂成∆4

*me τµ ⋅=

較高速載子通道

原本載子通道

技術節點

驅動

電流

6

與∆2，如圖 2-5(a)，電子出現在能量較低的∆2 的機率較高，故將會減少電子在不同導帶

能谷間的的躍遷而造成的散射(inter-valley scattering)，且在傳輸方向的電子有效質量也

減少，進而提高電子的遷移率，如圖 2-6(a)，電子在晶格受橫向應變之下佔據∆2 的比例，

可發現在等效鍺濃度大於~20%的應變下(鍺濃度對應變之關係將於第 2.2.2 節中介紹)，

電子將都聚集於∆2，若溫度提高，則電子因熱的關係，能量較高，存在∆2 的比例便會降

低，故需更高濃度的鍺(更大的應變量)，如圖 2-6(b)，使得∆4 與∆2 分裂得更開[4] [5]。

對電洞而言，如圖 2-5(b)，原本輕電洞能帶(light hole)與重電洞能帶(heavy hole)於Γ=0

時為重疊，但在受張力應變(tensile strain)下，輕電洞能帶會往上昇而重電洞能帶往下

降，對電洞而言，輕電洞能帶的能量較低，故出現在輕電洞能帶的電洞機率較高，而有

效質量較低，尤其是 in-plane 方向(曲率越大，有效質量越小)，進而提高電洞的遷移率。

經理論分析模擬，如圖 2-7(a)與(b)，分別為電子與電洞的遷移率[6]，圖 2-7(a)中，

發現電子的遷移率只要少量的張力應力便可飽和(saturation)，但增加量約 70%，不過對

電洞而言，卻可增加約 10 倍以上，且也較不易飽和，似乎 PMOS 更適合應用應變矽技

術，其實不盡然，於實際元件製作，電洞很難有模擬之大幅度的遷移率增加，而最近的

趨勢則是由英特爾所提出的，於 PMOS 中製做壓縮應變(compressive strain)，以增加電

洞的遷移率。

7

圖 2-5(a) 電子的導帶能谷(conduction band valley)在受橫向應變後的結果

Bulk Si

[100]

[010]

[001]

perpendicular ∆2 valleys

in-plane ∆4 valleys

Strained-Si

Tensile Strain

[100]

[010]

[001]

degenerate

∆6 ∆4

∆2

8

圖 2-5(b) 電洞的能帶在受橫向應變後的能帶改變能量

Balk Si Strained-Si

Tensile Strain

E

k

HH

LH SO

in-plane out-of-plane k

LH

HH

SO

in-plane out-of-plane

degenerate

LH

HH

9

圖 2-6(a) 電子在∆2 的比例隨不同的鍺濃度(應變量) (© 1996, American Institute of

Physics)

圖 2-6(b) 電子在∆2 的比例隨不同的溫度 (© 1996, American Institute of Physics)

10

(a)

a⎥⎜/ao

(b)

圖 2-7 (a)電子與(b)電洞的遷移率(© 1996, American Institute of Physics)

In-plane mobility(along [100],[010]directions)

Mobility along [001] direction

In-plane mobility(along [100],[010]directions)

Mobility along [001] direction

11

2.2.2 全面性應變(矽鍺緩衝層結構)

利用矽與鍺的晶格常數差，矽的晶格常數為 5.431 Å，鍺為 5.646 Å，相差約為

4%，如圖 2-8(a) ，若成長矽鍺合金(Si1-xGex alloys)其晶格常數則會略大於矽，如圖

2-8(b)，因此若將矽沉積於鬆弛矽鍺上，由於磊晶成長，晶格常數較小的矽原子勢必受

到一橫向的張力，進而造成應變(strain)，而此層矽便稱為應變矽(strained-Si)，而通常利

用此方法製作之應變矽其表面皆會有 cross hatch，如圖 2-9，在應變場(strain field)底下

所造成的一週期性的凹凸，利用此應變矽當一虛擬基板(virtual substrate)製作元件，如圖

2-10，而底下的鬆弛矽鍺則是利用漸變(graded)增加鍺濃度，如圖 2-11，以求降低缺陷

(dislocation)。矽之最大優點為增加遷移率，且保有矽在 MOSFET 上的優勢，有高品質

的閘氧化層與非常好的 MOS 介面(interface)，而所形成之表面通道(surface channel

structure) 可減輕短通道效應 (short channel effect) 與產生較高的閘極電容 (gate

capacitance)，而由於應變矽之高遷移率，故驅動電流提高且驅動電壓。

圖 2-12 為應變矽電晶體之輸出特性，在鍺濃度 20%的應變下，NMOS 與 PMOS

的汲極電流 IDS分別增加 35%與 25%，此為遷移率增加之故，見式(2)與(3)

(2)

(3)

其中µ為遷移率，W 與 L 為元件的寬與長，E 為電場，從式(3)可知，載子傳輸的速度決

定於遷移率與電場，圖 2-13 為萃取之遷移率，電子增加約 65%，而電洞增加約 30%，

而圖 2-14 為目前應變矽的電子與電洞的遷移率的增加率，以電子而言[4，5，7-15]，在

鍺濃度 20%時，大多數的研究團隊皆做約 60-80%的增加率，此點與理論值相符，而對

電洞而言[7，8，12，14-21]，在鍺濃度 20%時，大多數的研究團隊卻只有約 20%的增

加率，此點與理論值差距甚大，故最近的趨勢則是由英特爾所提出的，於 PMOS 中製

做壓縮應變(compressive strain)，以增加電洞的遷移率。

( )αµ tgsox VVLWC −∝

21 IDS

Ev ⋅= µ

12

圖 2-8 (a)矽與鍺的晶格常數差，矽的晶格常數為 5.431 Å，鍺為 5.646 Å，相差約為~

4%，(b) 將矽沉積於鬆弛矽鍺上，由於磊晶成長，晶格常數較小的矽原子勢必受到一橫

向的張力，進而造成應變(strain)，而此層矽便稱為應變矽(strained-Si)

圖 2-9 利用矽鍺緩衝層結構製作之應變矽其表面皆會有 cross hatch

(

(1

Si Si1-x

Gex

aaSi

= 1aaSi

= 1+0.042x

Strained Si

Relaxed Si1-x

Gex

biaxial tension

(a)

(b)

2 µm

13

圖 2-10 利用此應變矽當一虛擬基板(virtual substrate)製作元件

圖 2-11 鬆弛矽鍺則是利用漸變(graded)增加鍺濃度，以求降低缺陷(dislocation)

Strained Si

Si1-xGex

Si

Graded SiGe

Si Substrate

RelaxedSiGe

Strained SiStrained Si

Si1-xGex

Si

Graded SiGe

Si Substrate

RelaxedSiGe

Strained Si

14

0.0 0.2 0.4 0.6 0.8 1.0 1.210

100

1000

NMOS PMOS Control Si Strained-Si

HolesElectrons

Universal mobility

Effe

ctiv

e M

obili

ty µ

eff (

cm2 /V

s)

Effective E-field Eeff (MV/cm)

圖 2-12 應變矽電晶體之輸出特性

圖 2-13 萃取之遷移率，電子增加約 65%，而電洞增加約 30%

-3 -2 -1 0 1 2 30

20

40

60

80

100

120

2.0 V1.0 V

VGS-VTH= 3.0 V

1.0 V

2.0 V

VGS-VTH= 3.0 V

Lgate= 1 µm

Strained-Si Control Si

I DS (

µA/µ

m)

VDS (V)

15

0 10 20 30 40 500.81.01.21.41.61.82.02.22.42.6

Calc.(Oberhuber)

Calc.(Takagi)

2.01.2 1.60.80.40.0Strain (%)

Mob

ility

Enh

ance

men

t Fac

tor (

%)

Substrate Ge Content (%)

圖 2-14 目前應變矽的電子與電洞的遷移率的增加率

由於矽在受應變後，其能帶的分裂改變造成能隙(energy bandgap)變小，且由於應變矽成

長於鬆弛矽鍺緩衝層上，所造成的能帶如圖 2-15，在價帶 (valence band)與導帶

(conduction band)會有約 ~ 6 mV/Ge %的能帶差(band offset)，以鍺為 30%為例，價帶能

差∆Ec約有 170 meV，導帶能差∆Ev 約有 180 meV，若操作在反轉區(inversion region)時，

此能差在 NMOS 便會造成 Vth(threshold voltage)降低，載子被侷限(confinement)於應變

矽的量子井(strained-Si well)中，如圖 2-16，PMOS 便會造成有矽鍺的埋藏通道效應(SiGe

buried channel)的形成，對於元件的縮小化(scaling)有不利的影響，Vth 的變化較 NMOS

不明顯[22]，如圖 2-17。此外，由於能帶的 offset 也會反應在 CV (Capacitance- Voltage)，

如圖 2-18，可以看到在 Vg 負偏壓下，有電洞被侷限住的平台(hole confinement shoulder)，

這是因為在 Vg 為負偏壓下，電洞便會形成在表面與埋層兩個通道，故在 CV 的表現上

也會有 shoulder，為兩通道之電容的串聯。

16

∆EC ~ 170 meV

~ 6 meV/%

∆EV ~ 180 meV

~ 6meV/%

Relaxed

Si0.7Ge0.3 Strained Si

∆2

LH

圖 2-15 應變矽成長於鬆弛矽鍺緩衝層上，所造成的能帶

圖 2-16 操作在反轉區(inversion region)的應變矽 NMOS 與 PMOS 之能帶圖[22]

圖 2-17 NMOS 與 PMOS 中 Vth 的變化 [23] (© 2003 IEEE)

17

圖 2-18 在 Vg 負偏壓下，有電洞被侷限住的平台(hole confinement shoulder)

此外，於類比電路(analog circuit)中，高頻雜訊(RF noise)對 LNA (Low Noise Amplifier)則

有決定性的關鍵，如式(4)與(5)

(4)

(5)

而應變矽則表現出 NFmin (minimum noise figure)約低 0.5 dB，這是由於應變矽的遷移率

較高，驅動電流較大，轉導 gm (Transconductance)也就較高，相同的理由也表現在較高

應變矽的截止頻率 fT (Cutoff Frequency) ，如圖 2-19 [24]，

-3 -2 -1 0 1 2 30

50

100

150

200Hole ConfinementShoulder

T=RT,350K,400K,450K,500K

VGS (V)

Cap

acita

nce

(pF/

cm2 )

TEOS

)(1min sgmT

RRgffKNF +⋅+=

gdogsopargg

mT CCCC

gf+++

⋅=π21

18

圖 2-19 應變矽的高頻(RF)表現，如 NFmin與 fT

而低頻雜訊方面 (Flicker Noise)為VCO (Voltage Control Oscillator)的相雜訊(phase noise)

的來源，而應變矽在低頻噪音的表現是與線缺陷(threading dislocation, TD)有關，在成長

strained-Si/relaxed SiGe buffer 時，不可避免的一定會有線缺陷產生(~106 cm-2)，如圖

2-20，而低頻噪音的來源為則是與缺陷陷阱(dislocation trap)有關，因此在大面積元件

(>100 µm2)，應變矽表現出較高雜訊，原因為通道有很大的機會遇到線缺陷，如圖 2-21，

若小面積元件則是表現出與矽相當的雜訊，圖 2-22 為不同面積大小的元件之雜訊比率

(noise ratio)統計結果，當元件面積大於 100 µm2 時，比率皆大於 1，不管是環狀電晶體(Ring

FET)或矩形電晶體(Rectangular FET)，可知只與元件大小有關，與元件幾何形狀無關，因此

若要利用應變矽做為直接轉換接收器(direct conversion receiver)則是需要控制在小面積

元件[24]。

19

圖 2-20 經表面的缺陷蝕刻(defect etching)法後之應變矽表面

圖 2-21 低頻雜訊在大面積元件(>100 µm2)，應變矽 MOSFET 表現出較高雜訊，原因

為通道有很大的機會遇到線缺陷，若小面積元件則是表現出與矽相當的雜訊 [24]

20

圖 2-22 不同面積大小的元件之雜訊比率統計結果，當元件面積大於 100 µm2 時，比率皆

大於 1，不管是環狀電晶體(Ring FET)或矩形電晶體(Rectangular FET)，可知只與元件大小

有關，與元件幾何形狀無關[24]

其他有關元件的製作與整合中會出現有關應變矽的若干問題，如

1.臨界厚度(critical thickness)與厚度最佳化

如圖 2-23，就像矽鍺成長於矽上一樣，應變矽成長於鬆弛的矽鍺上也會有臨界厚度

的問題，若厚度過厚則鬆弛掉(relaxed)，便無應變矽之優點，若過薄，雖能保證其

保有應變(strain)，但會造成載子在傳輸時與上面的 strained-Si/oxide 介面與下面的

relaxed SiGe/Strained-Si 的 roughness scattering[24]，這樣都會降低載子的遷移率，如

圖 2-24，且由於鍺原子的向外擴散(Ge outdiffusion)[25]也會因為越薄的應變矽而越

嚴重，如圖 2-25，當鍺原子擴散到 strained-Si/oxide 的介面時便會形成介面陷阱

(interface trap, Dit)，和 fixed charge，這樣便會降低載子的遷移率，Subthreshold Swing

與造成 Vth漂移。

21

圖 2-23 應變矽的臨介厚度(critical thickness) [26] (© 1991, American Institute of Physics)

圖 2-24 不同應變矽厚度的電子與電洞遷移率 (© 2003 IEEE)

圖 2-25 不同應變矽厚度的介面陷阱, Dit [27] (© 2002 IEEE)

0.0 0.1 0.2 0.3 0.4 0.5 0.6100

101

102

103

104

105

900oC

750oC

625oC650oC

500oC

Metastable

900oC

750oC

650oC500oC

Relaxed

Stable

Thic

knes

s (n

m)

Ge Fraction, X

22

2. 熱預算(thermal budget)

為了要符合目前 CMOS 的製程，應變矽的應用上特別要求有足夠的熱預算，特別在

源極與汲極離子佈植(S/D implant)後的退火（annealing），如圖 2-26，應變矽在承受

了 900°C 依然保有應變(strain)而不會鬆弛(relax)，越厚的應變矽其所能承受的熱預

算越低 [29]。

圖 2-26 應變矽所能承受的熱預算(thermal budget) [28] (© 2001, American Institute of

Physics)

3. 雜質擴散(Diffusion of Impurity)

雜質的參雜在半導體中是不可避免的，且當元件越來越小，所能忍受雜質參雜 profile

的誤差越來越小，且要求 profile 越來越陡峭，在矽鍺裡，施體(donor)的擴散是越嚴

重，而受體(acceptor)的擴散則是有減緩，如圖 2-27，砷(As)比在矽大了 7 倍，磷(P)

則大了 2 倍，而硼(B)則是小了 3 倍 [30]。此外，因高溫的製程會造成鍺的往外擴散，

其鍺擴散的曲線如圖 2-28，鍺原子的向外擴散也會因為應變矽而變的更嚴重，如圖

2-29。

23

圖 2-27 砷(As), 磷(P), 硼(B)在矽鍺中的擴散常數(diffusion coefficient) (© 2002 IEEE)

圖 2-28 鬆弛矽鍺中的鍺會應高溫製程而往應變矽表面擴散 (© 2002 IEEE)

圖 2-29 鍺(Ge)在應變矽的擴散常數(diffusion coefficient) [28] (© 2001, American

Institute of Physics)

24

2.2.3 區域性應變(製程造成)

目前使用矽鍺當基材使矽通道產生雙軸應變的技術，已研究得知可增強 CMOS

的效能。然而，其面對的挑戰像是成本、縮小化所衍生之問題如短通道效應與鍺濃度之

影響，在整合方面如淺溝渠隔離(STI)、缺陷等問題均是在量產之前需要克服的問題。

另一方面，製程產生之應變效應變得很重要，特別是目前元件縮小至 90 奈米 技術節點

甚或 65 奈米時需考慮之，有關全面性應變(矽鍺緩衝層結構)與區域性應變(製程造成)

比較列於表一，全面性應變(矽鍺緩衝層結構)可以得到較大的應變量，對元件的尺寸較

沒影響，而區域性應變(製程造成)則是成本降低，與目前的製程完全相容。

在 CMOS 積體電路工作效能中，其重要考量因素為電洞及電子兩者能有良好遷

移率。兩載子之遷移率應儘可能提高，用以增強 PMOS 及 NMOS 工作效能。整體 CMOS

電路工作效能幾乎端視 NMOS 及 PMOS 工作效能而定，因此，應視電子及電洞遷移率

而定。在矽之半導體材料上，其應力變化改變該電子及電洞的遷移率，接著改變其上形

成之 NMOS 及 PMOS 裝置之工作效能。增加遷移率導致增加之工作效能。然而，也已

經發現了該電子及電洞遷移率不總是對應力作相同方式之反應，因此，應變之問題變得

複雜。此外，遷移率對應力之依賴度隨該結晶半導體材料之表面定向及該應力及電流流

動方向而定。例如，用於沿著該(100)平面上之<110>方向之電流流動中，拉伸應變朝向

增加該電子遷移率及減少該電洞遷移率。反之，用於沿著該(100)平面上之<100>方向之

電流流動中，拉伸應變朝向增加電子及電洞遷移率。目前，半導體裝置係定向使得電流

沿著(100)矽上之<110>方向流動。NMOS 及 PMOS 一般在(100) 晶圓上成長，電流方向

係相對於該晶圓而與該<110>方向對準。在此定向中，該電子及電洞遷移率反向變化作

用至水平應力。換言之，當沿著該電流流動方向施加應力至該下面矽時，不是該電子遷

移率增加及該電洞遷移率減少就是該電洞遷移率增加及該電子遷移率減少。因此，整體

CMOS 電路執行效率並未增加。基於此理由，必須使用該矽材料之選擇性應力以增加一

類型裝置之載子遷移率而無關於另一類型裝置之遷移率。這個需要仔細設計如何有效利

用局部應變製程的方式如淺溝渠隔離(STI)、silicide、Si3N4 等方式來對通道產生應變。

此局部應變製程不但成本較低，且能達到元件效能增強效果，如英特爾就應用此技術，

25

僅增加 2%的成本就可達到增強目前 CMOS 元件效能。

元件越做越小，機械應力對元件效能影響越來越大，國際各大廠及學術機構均開

始對此一影響展開研究，像 Intel、NEC、Hitachi、Mitsubishi、AMD、TSMC 等均有詳

細之局部應力對元件效能之影響方面的研究，如何來控制這些可能的製程應力，使元件

能從中獲得效能提昇，是當今重要課題之一，如表二，特別是 Intel 宣布正式利用應變

矽技術在其 90 奈米技術節點，並應用於其 CPU 的產品之中，所用之應變矽技術即為

局部應變而非傳統的矽鍺緩衝層上所成長應變矽之技術，其成本只比現有技術提高 2%

而已，所以，業界對此相當重視，因為，成本是最重要的考量因素，也因此瞭解局部應

變對 CMOS 元件之影響就顯得特別重要了。國內的晶圓大廠台積電(TSMC)提出三維應

變工程對 CMOS 元件效能的影響，此一內容即為局部應變之核心觀念，而其他國際大

廠亦發表許多相關論文在此主題之上的探討。由製程所造成之局部應變效應是十分值得

研究的，所以，若能掌握此一方面的技術，相信對業界來說應該是一很好的提昇效能的

方法，且其成本低，適合大量生產。如何去瞭解應變對元件的影響，局部應變如何透過

製程來產生，如何控制使其能讓元件效能可同時使 PMOS 與 NMOS 均提昇效能是當今

最重要之研究課題，由此足見其重性。根據上表之整理，國內外大廠均很重視此一由製

程造成之局部應變對元件特性的研究。

表一 全面性應變(矽鍺緩衝層結構)與區域性應變(製程造成)比較

Global Strain Local Strain Strain ~ 1 % < 0.4 %

Techniques SiGe Buffer Process: STI, nitride cap, silicide, spacer

Strain Orientation Biaxial (uniform strain in L&W)

Uniaxial (nonuniform strain in L&W)

Scaling Improved for all L Sensitive Type of Outstanding Performance

NMOSFET PMOSFET

Other Lager Strain available (SiGe w/ higher Ge)

Selective SiGe epi for S/D

26

表二 國際各大廠及學術機構在區域性應變(製程造成)的研究成果

公司 技術節點

(閘極長度)

應變機制 遷移率(電流)增強 參考文獻

Intel 90nm

(45nm for N,

50nm for P)

P: SiGe in S/D

N: Si3N4 capping layer

Idlin>50%, Idsat >25% (P)

Idsat~10% (N)

IEDM2002

p. 61 [2]

IEDM2003

p. 978 [31]

TSMC 130nm

(90nm)

65nm

Process-strained Si(PSS):

Cap layer, STI, Silicide.

STI

Ioff-Ion @ 1V(P,N) ↑15%

Idsat 30%, Idlin 45% (P)

Mobility ↑ 45%

Idsat 35%(N)FinFET like

IEDM2003

p. 73 [32]

VLSI2003

p.137[33]

AMD (25nm) Local Strain:

Silicide, Metal Gate,

Spacer

Electron mobility ↑ 22%

(simulation)

IEDM2003

p. 445 [34]

IBM 90nm

(45nm)

STI NA IEDM2003

p. 77 [35]

Toshiba (40nm) SiGe/Si mismatch lattice

& STI

Mobility ↑ 33% (P) &

Mobility ↑ 107% (N) by

Lg=1µm

Idsat ↑ 11%~19% (P)

IEDM2003

p. 65 [36]

Mitsubishi (55nm) Poly+As => channel

tensile

Id ↑ 15% (N) IEDM2002

p. 27 [37]

Hitachi 70nm Si3N4 cap+Ge implant

P-SiN: compressive

(PECVD)

T-SiN:Tensile

(Thermal-CVD)

Id ↑ 20% (N&P) IEDM2001

p.433[38]

IMEC 250nm Silicide (S/D & Gate) WS/D ↑gm↑ IEDM1999

p.497[39]

Intel NA Implant, O, He, Ar

tensile strain

NA US. patent

27

1. Intel: 90nm technology node for Pentium IV

在製程時淺溝渠隔離(STI)或 Silicide 所造成在通道內的應變，已被研究出對

CMOS 效能有增強的效果。而英特爾 90 奈米 應變矽技術則利用有高拉伸應變

(highly-tensile)的氮化矽層來增強 NMOS 的效能，如圖 2-30(a)。所使用有高拉伸應變的氮

化矽層會影響矽通道產生拉伸應變, 使得其電子遷移率增加。對於 PMOS，Intel 在

p-doped(掺有硼以提供電洞) 的區域相對應的兩端挖出稱為“壕溝” (trenches) 的結

構﹐然後填入具有較大晶格常數的鍺化矽(SiGe)，如圖 2-30(b)。所填入的矽鍺則會從兩

側壓縮其間的矽通道﹐使得其電洞遷移率增加。這項使用高拉伸應變(highly-tensile)的氮化

矽層與矽鍺選擇性填入技術在電晶體中提供所需求高應變量和低製程費用進而改善

PMOS 與 NMOS 效能,並且能在矽晶片上與 CMOS 相容。圖 2-31 為 Intel 利用 90 奈米

技術與應變矽技術所發展出的下一世代之 Pentium 微處理器。

圖 2-30 Intel 所發表的力用製程調變的應變矽技術之(a)NMOS(b)PMOS (© 2003 IEEE)

28

圖 2-31 Intel 利用 90 奈米技術與應變矽技術所發展出的下一世代之 Pentium 微處理器

(© 2003 IEEE)

2. TSMC: 3D Strain Engineering (process-strained Si, PSS)

台積電於 IEDM 2003 提出之針對應變製程其中包含 STI、Silicide 與高拉伸應變

的氮化矽層對通道區域會產生應變的技術進一步引發應力的三維應變工程觀念。而由製

程產生之應變分量可如圖 2-32 所示。沿著該(100)平面上之<110>方向根據實際製程所引

發的各應變分量來看，其對 CMOS 元件效能之影響如表三所示，結果推出在 y 方向分

量的應變對 PMOS 與 NMOS 效能提昇均有利，而其他分量則都會無法兼顧同時 PMOS

與 NMOS 之效能提昇。STI、Silicide 與高拉伸應變的氮化矽層的局部製程應變如圖 2-33

所示。在 1V 操作電壓時,Ion vs. Ioff 性質對有局部製程應變的 NMOS 與 PMOS 均有 15%

的改善與通道寬度(W)受局部應變影響而變化的情形對 NMOS 和 PMOS 元件特性如圖

2-34 所示。

29

3. AMD: Local Strain Induced by Metal Gate and Mesa Isolation

主要利用 metal gate 與 mesa isolation 來增加在 SOI 上元件通道的應變量，使之通

道處遷移率增加，進而提昇元件效能。AMD 採用 Synopsys 的 Taurus-Process 與

Taurus-Device 3D 模擬軟體來分析 3D 幾何結構在應力、遷移率與驅動電流上之影響。

而其模擬之結構是仿效其真實製程之 25 奈米窄通道元件來模擬，如圖 2-35 所示，而金

屬閘極效應則選擇 NiSi，而源極與汲極亦為升起結構之 NiSi，通道內的遷移率會隨應

圖 2-34 元件特性受局部應變的變化，其中 PSS為 Process-Strained Si，W 為通道寬度 (© 2003 IEEE)

圖 2-32 由製程產生之 3D 應變分量

(© 2003 IEEE) 表三 3D 應變效應對 CMOS 元件效能

的影響 (© 2003 IEEE)

圖 2-33 各種可能的局部製程應

變 (© 2003 IEEE)

30

變的分佈而改變，當通道越窄時，在通道內遷移率有大幅增加的趨勢，可參看圖 2-36

與圖 2-37 所示。圖 2-37 亦顯示應變的效應在越窄的通道越強，此暗示還有提昇元件效

能的空間。

圖 2-35 由 3D Taurus-process 所產生之結構，左圖為 100 奈米寬之元件的一半，右圖為

結構之全貌，平坦化之 SiON 與升起之 NiSi 源極/汲極 (© 2003 IEEE)

4. Toshiba: Local Strain Induced by STI for Strained and Control Devices

當有 STI 時對通道區域而言會伴隨著壓縮應變的產生，若是長通道之元件影響還

不是很明顯，若當元件尺寸縮小，如通道長度減短，此一效應則很明顯，如圖 2-38 所

示。若是原本為應變矽之 NMOS 元件受到 STI 之影響會抵銷其拉伸應變使遷移率變差，

圖 2-36 應變關連之遷移率大小在元件內之

分布，發現利用 Fischetti’s model 有 22%遷

移率增加 (© 2003 IEEE)

圖 2-37 驅動電流對通道寬度的影響 (© 2003 IEEE)

31

可見圖 2-39 所示。對於 PMOS 元件則不然，原本通道無應變之 control 元件，會使電洞

遷移率增加，由於 STI 造成之壓縮應變對電洞有增強遷移率之效果，而對原本有拉伸應

變通道之元件反會抵銷其原本之拉伸應變，但由於其壓縮應變大小還沒有大過原本之拉

伸應變所以造成電洞遷移率較原本下降。大體來講，通道長度之縮小化對 PMOS 是可

行的，然對 NMOS 則不然。對 LSD(見圖 2-38)而言其縮小化則對 PMOS 不利。最後可對

通道長度與源/汲極長度作調整來提升元件電流,改善應變矽元件特性。

圖 2-38 在通道中對不同通道長度之應力分佈狀況，在小的元件中拉伸(由 SiGe

substrate 造成之 strained Si channel)與壓縮應力(STI 造成)互相抵消 (© 2003 IEEE)

圖 2-39 對於 control與 strained Si元件受製程產生之機械應變與遷移率之關係 (© 2003

IEEE)

32

5. Mitsubishi Electric Corporation: Local strained Channel Technique

主要針對 gate部分的 ploy來造成應力源，可分NMOS之N-gate與PMOS之P-gate

兩種。其中 N-gate 能產生殘餘壓縮應力在其中而 P-gate 則無，應力形成機制如下描述：

在活化退火之前，由於高劑量的離子佈值，使得在 N-gate 的上半部幾乎是非晶態，然

而在退火之後非晶態區域轉為再晶化，如此使得 N-gate 擴張而有殘餘壓縮應力在其中。

另外，額外 CVD SiO2 的 cap-annealing 也加強了在 N-gate 內之壓縮應力。因此，在 N-gate

內之應變對通道區域提供高度的拉伸應力。其應力形成機制圖示見圖 2-40，對於 NMOS

與 PMOS 在此 LSC(局部應力控制，capping layer)影響下，應力分佈情況，與 control 元

件比較如圖 2-41 所示。根據其 2D 應力分佈模擬結果顯示，當通道長度變短時其應力

會增加，此亦顯示當元件縮小時，此種局部應變的影響力是很重要的。這種透過運用

poly Si gate 的應力來控制通道區域產生應力的方法是相當有效，特別是對於 NMOS，

其驅動電流可增加 15%左右，然對於 PMOS 則沒有。因此，還有努力的空間。

圖 2-40 由非晶矽相變為複晶矽過程所造成局部通道應變的機制流程 (© 2002 IEEE)

圖 2-41 模擬應力分佈之分析，有 Capping Layer 對 CMOS 元件的影響 (© 2002 IEEE)

33

6. Hitachi: Local Mechanical-Stress Cotrol

其研究重點在於控制 SiN 之應力，使之對通道產生所需之應變並透過離子佈值

Ge 來加強 SiN 之應力，而 SiN 分為由 PECVD 成長的 compressive 應力層與 thermal-CVD

成長之 tensile 應力層，其對 CMOS 元件通道之影響如圖 2-42 所示，而結果整理在表四

中。一般來講應用此一方式對於70 奈米 CMOS技術之元件的驅動電流大約可增加20%

左右。其 T-SiN 層與 Intel 的 tensile stress 的 SiN 有異曲同工之妙，只是 Intel 不需 Ge 離

子佈值的動作。優點在於選擇對 NMOS 或 PMOS 區離子佈值 Ge 來得到所需的應力,製

成簡單並可和傳統 CMOS 整合。隨元件尺寸縮減,這技術日後會有更大發展空間。

圖 2-42 Local mechanical-stress control 對兩種不同條件之製程過程 (© 2001 IEEE)

表四 Local mechanical-stress control 對 SiN 層之條件與 CMOS 製程結構 (© 2001

IEEE)

34

7. IMEC: Silicide Induced Local Stress

在源 /汲極區因 Silicide 影響所產生局部應變 ,當縮減源 /汲極長度 ,互導

(transconductance)能提升 20%,其 Silicide 產生局部應變的原因在於熱膨脹係數(thermal

expansion coefficient)差異與晶格不匹配(lattice mismatch),為 Silicide 所造成之局部應變

其結構圖如圖 2-43(a)所示，圖 2-43(b)則為分析應力分佈所用之有限元素法網格。應力

分佈(圖 2-45)及其對元件之電阻率的影響如圖 2-44。Silicide 所照成局部應變影響,對應

變元件有一定的影響,並且當元件尺寸日漸縮減,其影響會更為大。

(a) (b)

圖 2-43 (a)元件結構(b)有限元素的網格分佈 (© 1999 IEEE)

(a) (b)

圖 2-44 (a)與(b)為使用 micro-Raman spectroscopy 量測校正過之有限元素法 SYSTUS

軟體所模擬之應力分佈造成之電阻率變化的壓電效應 (© 1999 IEEE)

35

(a) (b) (c)

圖 2-45 (a)&(b)在通道內之應力在不同通道長度下隨寬度 WS/D變化之關係。(c)元件在

不同寬度之 WS/D下應力分部之情況 (© 1999 IEEE)

8. TSMC: Strained FinFET-like NMOS induced by STI

利用兩個 STI 間的 Si body 來製作 FinFET-like 的應變矽元件(見圖 2-46)，由於 STI

的角落部分會 recess，使得當 Si body 寬度縮小時在通道會產生拉伸應變(見圖 2-47)。所

對應之縮小化影響如圖 2-48(a)所示，隨通道與寬度變小會使通道內應力增加，其驅動

電流可增加 35%(見圖 2-48(b))，不過只有 NMOS 成功，PMOS 還有努力空間。

(a) (b)

圖 2-46 減少元件的寬度，會使元件像 FinFET，其中(a)示意圖(b)對應(a)之 TEM 照片(©

1999 IEEE)

36

(a) (b)

圖 2-47 (a)應變矽通道 FinFET-like 元件(b)對應之 TEM 照片(© 1999 IEEE)

圖 2-48 (a) 在通道內之應力隨通道長度與寬度之關係。(b)FinFET-like ID-VG與 ID-VD特

性 (© 1999 IEEE)

9. NEC: Mechanical stress induced by Etch-stop nitride

NEC group 利用 ANSYS 應力模擬所用之元件結構如圖 2-49 所示[40]。計算出之

應力分佈情況如圖 2-50 所示。其中模擬時條件設為(1)所有材料都是等向性和線性彈性

固體(2)分析方式為 2 維 MOS 橫切面結構(3)在汲/源極與矽通道的初始應力都設為零﹔

所使用的材料其陽氏係數(Young’s moduli)如下: SiO2(66 GPa), poly-Si (170 GPa), SiN

(392 GPa), CoSi2 (280GPa), BPSG (120 GPa), Si substrate (170 GPa). 波松比(Poisson’s

ratio)全部材料均設為 0.3,最後再給與 P-SiN 所需的應力,由沉積溫度降到室溫。在圖 2-51

顯示了短通道 CMOS 效能對 SiN capping layer 內應力之變化。對 NMOS 來說只要 SiN

是拉伸應力則通道是亦受拉伸應力，而此時之驅動電流是增加的。對於 POMS 則相反，

且效應不顯著，如圖 2-52 所示。

(a) (b)

37

圖 2-49 ANSYS 應力模擬所用之元件結

構所用之邊界條件幾何大小與維度 (© 2000 IEEE)

圖2-50 由ANSYS計算出之製程產生之

應變分佈。其中 SiN 為-300MPa，圖中的

應變大小是乘以 1000後的值。(Lg=90 nm) (© 2000 IEEE)

圖 2-51 短通道 NMOSFET 效能對 SiN 內應

力之變化 (© 2000 IEEE)

圖 2-52 短通道 PMOSFET效能對 SiN內應力

之變化 (© 2000 IEEE)

38

2.3 絕緣體上矽電晶體

隨著摩爾定律的演進，半導體晶片對於「高速」及「省電」特性的要求，在步入

奈米世代時尤為重要，這也使得傳統矽晶圓材料面臨挑戰。純矽晶圓會因為電晶體尺寸

的縮小而產生閉鎖效應(latch up)，SOI(Silicon on Insulator, 絕緣層覆矽)就是晶片在追求

高速及省電趨勢下的產物， SOI 製程的好處除了可避免閉鎖效應外，還包括省電、高

速、耐高溫、尺寸較小及製程簡單等優點。SOI 就字面上的解釋，就是在傳統矽晶圓片

上多成長一層二氧化矽，再長一層矽，使氧化層(oxide)如夾心餅一般包在兩層矽之間，

絕緣性因此提高。以此基材(substrate)製造出的晶片，在傳輸速度及省電性都可提昇。

相對於少數廠商投入研發的 SOI 製程，傳統各半導體大廠生產邏輯 IC 的 CMOS 製程技

術稱為 Bulk。業界研究數據顯示，在其它條件相同的控制下，SOI 晶片的傳輸速度較

Bulk 晶片快上 20%～30%，且更為省電。另一項比喻，若一晶片產品以 90nm Bulk 製程

才能達到的效能，SOI 製程可在前一世代 0.13 微米上即達同等水準。IBM 是最早投入

SOI 研發的廠商，於 1998 年將 SOI 技術首次導入 0.22 微米製程，應用於高階產品如伺

服器 CPU 的製造上，擁有多項 SOI 智慧財產專利及龐大的設計資料庫(library)。這種

SOI MOSFET 具有幾種傳統 bulk MOSFET 所不及的優點：

1. SOI MOSFET 不會有傳統 CMOS 的閉鎖效應，由於埋植氧化層的存在，使 SOI

MOSFET 中沒有 pnpn 閘流體結構形成，因此閉鎖效應不會發生[41]。

2. SOI MOSFET 的寄生電容值較低，SOI 沒有傳統元件中 bottom 的 p-n 接面寄

生電容，因此，SOI MOSFET 在電路中操作時有較佳的速度特性[42]。

3. SOI MOSFET 的抗輻射能力較強，由於埋植氧化層的存在，當外界輻射線射

入時，只有在 thin film 基底（body）中所產生的電子電洞對會被接面所收集，減

少了發生軟式錯誤（soft error）的機會[43]。

4. SOI MOSFET 受短通道效應的影響較小，由於埋植氧化層的存在，使 SOI

MOSFET 在縮小後，由於源/汲極空乏區侵占所造成閘極控制空乏區電荷減少現

象較輕，臨限電壓降低的情形較不嚴重[44]。

此外，當矽晶膜層（silicon film）的厚度變薄時，閘極只要加較小的偏壓就能產

39

生反轉層（inversion layer），造成臨限電壓的下降，因此，SOI 元件的臨限電壓具有縮

小性[44]，製作時不需要 well mask，製程較傳統 MOS 元件簡單。早期 SOI 的開發和在

太空與輻射環境的應用，已有相當的研究。而具有類似性能的 SOI 元件因有較廣泛的

運用和製程彈性，使之具有較大的研究空間，所以也就有針對其特有優點和特性的改

進，發展出不同的架構。最早是將矽晶膜長在藍寶石（Silicon on Sapphire）之上，發展

到後來，將基底材料改變後，又有 Silicon on Diamond（SOD）、Silicon on Glass（SOG）

等結構。現今的 SOI 結構，就是由 SOS 結構逐步發展而來。但是，矽長在結晶架構的

絕緣體上後，由於晶格係數和熱擴展係數的不同，矽晶膜中可能會有缺陷（defects）的

形成，則為 SOSSOI 此一類型架構的主要缺點。如圖 2-53，可將 SOI 元件的操作模式

分成兩種，部分空乏式（partially depleted）SOI：當 tSi＞2Xdmax（Xdmax 為最大空乏區寬

度）時，此時的 SOI 元件便處於部分空乏的操作模式。由於部分空乏式 SOI 的矽晶膜

較厚，當閘極外加電壓時，在矽晶膜中會產生空乏區（depletion region）及準中性區

（pseudo neutral region）。當元件在汲極附近發生衝擊游離（impact ionization）時，準

中性區會引來電洞的聚集，使本體電位（body potential）升高，源極-本體接面電位

（source-body potential，VBS）上升，導致元件的臨限電壓下降，通道中流動的汲極電

流有突然增大的情況，稱為 kink effect。完全空乏式（fully depleted）SOI，當 tSi＜2Xdmax

時，此時的 SOI 元件處於完全空乏的操作模式。因為完全空乏式 SOI 的矽晶膜較薄，

當閘極外加電壓時，矽晶膜中不會有準中性區產生，因此它不會有 kink effect 的現象。

整體說來，SOI MOSFET 和傳統 bulk MOSFET 比較起來，前者具有寄生電容值較小，

電流驅動力較大的優點。

圖 2-53 SOI 結構圖

Buried Oxide

Substrate

tSi

tbox

40

最近 IBM 發表通道長度只有 6 奈米的 P 通道 UTB(Ultrathin Body) SOI 元件，這

個元件可以在室溫中將電晶體開關的功能實行無礙。以 UTB SOI(矽厚度小於 20 奈米)

為結構的電晶體，矽層厚度應該比通道長度薄三分之一，如此可以有效控制短通道效應

(Short Channel Effect)，進一步降低漏電的情形。一般認為，UTB SOI 會是目前眾多奈

米級電晶體中有可能的候選人。最近的絕緣層上矽鍺(SGOI)技術引起國際間許多團隊興

趣，多以 SIMOX、Smart-cut、 Ge condensation 製程進行研究發展，將應變矽與 relaxed

SiGe 成長於覆蓋絕緣層之矽基板上，期望兼具應變矽技術與絕緣層技術之優點。然而

如矽鍺層在高溫時 Ge 會擴散進入 strained Si channel等製程問題，矽鍺層材料 dislocation

密度過高的問題尚未有良好的解決方法，而矽鍺層的存在亦使得絕緣層上的總厚度增

加，無法進行 SOI 完全空乏(fully depletion)操作，將使得 SGOI 技術面臨考驗。將 SOI

與 strained Si 技術結合而不包含矽鍺層成為最後結構的困難點，在於作為通道之應變矽

要如何創造或維持提昇效能所需要之應變。由於經研究發現絕緣層與應變矽之鍵結強度

亦足以提供應變矽維持原有之應變，不受高溫製程步驟而釋放，因此在絕緣層上直接發

展應變矽技術便成為相當有希望將 CMOS 效能持續挺進之製程技術。現今國際間各研

究團隊在絕緣層上直接成長應變矽(SSDOI)之相關技術研發方向與進度如下。

最傳統的方式便是 SIMOX，如圖 2-54，在成長完矽鍺層後，利用氧離子佈植之

後再高溫氧化而形成埋藏氧化層，之後便可在矽鍺層上成長應變矽，但由於鍺的熔點較

矽低，因此此法無法使用在高濃度的矽鍺上，故造成的應變矽之應變量有限[45-47]。

為了改善 SIMOX 法無法製作高應變之 SGOI 或 SSOI (Strained-Si on Insulator)，

故 Ge condensation[48]便是可累積鍺濃度，增加應變的方法，如圖 2-55，首先需有一矽

鍺之 SOI 樣品，然後至於高溫中氧化，因氧化為 Si+O2→SiO2，故鍺原子會被排斥掉，

並繼續累積至下面的矽鍺，而底下又因有 BOX，故鍺原子便被囚固在矽鍺層，且隨上

面的氧化時間越長，氧化層越厚，矽鍺間的鍺濃度便越高，最後，可將上面的氧化層蝕

刻去除之，再成長一應變矽層。

41

圖 2-54 利用 SIMOX 法製作之 SGOI(SiGe on Insulator) [45-47]

圖 2-55 Ge condensation 法 [48]

至於在 Smart-Cut 方面，L.-J. Huang [9]發表了在原本的鬆弛矽鍺層中離子植入”

氫離子”(H+)，接著與另一片 handle wafer 進行 bonding，而另一片 handle wafer 上已有

一層氧化層作為 BOX，如圖 2-56，而在高溫處理的同時，原先氫離子濃度高的區域便

會斷裂，而使得鬆弛矽鍺層便留在 handle wafer 上，最後便可在此鬆弛矽鍺層成長應變

矽，而形成 SGOI，而其 TEM(Transmission Electron Microscopy)圖為圖 2-57，且在

Smart-Cut 之後應變矽的成長仍保有應變可從圖 2-58 證明之，其遷移率仍保有 50%的增

加。

relaxed Si0.9Ge0.1

graded SiGe

Si

Strained Si0.9Ge0.1

Si

Implanted region

O+

Relaxed Si0.9Ge0.1

SiO2

42

圖 2-56 利用 Smart-Cut 技術製作之 SGOI 流程圖 [9] (© 2001 IEEE)

圖 2-57 利用 Smart-Cut 技術製作之 SGOI 之 TEM 圖 (© 2001 IEEE)

圖 2-58 利用 Smart-Cut 技術製作之 SGOI 之電子遷移率，仍保有 50%的增加率 (©

2001 IEEE)

43

MIT 研究團隊(E. A. Fitzgerald, et al.[49])在發展 SSDOI 之方向，為先利用傳統

graded relaxed buffer 成長如圖 2-59 所示之結構，與已成長 300 奈米絕緣層之矽晶圓經

direct wafer bonding 黏合，最後以 CMP 技術和 selective chemical etching 留下最上層 13

nm之 strained Si 成為 SOI 上之 channel。採用 SiGe regrowth 方法與控制 etching selectivity

以降低 strained Si channel 之 roughness。

AmberWave[50]利用 H+ implantation 與 wafer bonding 結合之 Smart-cut 技術，獲

得如圖 2-60(b)之結構，接著於以濕氧技術(＜800)氧化殘留之矽鍺層，最後以 HF 去

除矽鍺氧化物以留下 strained Si 作為通道之用。

利用 Smart-cut 技術在 200 奈米 BPSG 上形成 compressive strained SiGe 與 relaxed

Si 為 Princeton 研究團隊(H. Yin, et al.[51])在實現 SSDOI 之第一步，接著利用 BPSG 高

溫呈現半黏滯狀之特性，進行 SiGe 鬆弛(即 Si 受到 tensile strain)，最後以化學蝕刻移除

SiGe 而實現 SSDOI，如圖 2-61。

圖 2-59 MIT 研究團隊在 SSDOI 研究方法之結構設計圖

Materials Use

Strained Si Channel

Relaxed SiGe Source / Drain

Strained Si Etching Stop

SiGe 25% Induce strain

Graded SiGe For relaxation

CZ Si Substrate

44

圖 2-60 AmberWave 之 SSDOI 製程流程示意圖

圖 2-61 Princeton 研究團隊在 SSDOI 研究方法之製程流程示意圖

45

2.4 多閘極電晶體， 鰭型電晶體與其他新型電晶體

隨著高電流元件和較好的短通道電性需求增加，矽在絕緣體電晶體(SOI MOS)漸

漸由傳統的平面單閘極電晶體發展到三維的多閘電晶體元件，如雙閘極，三閘極和四閘

極元件。目前電晶體元件特性能由新型電晶體像三閘極元件的發展獲得實際且更好的改

善。

第一個矽在絕緣體電晶體(SOI MOS)是在 1964 被提出。它是部份空乏電晶體並

以 SOS(silicon-on-sapphire)為基底。SOS[52]的技術成功地應用在軍事上與民間上[53]，

在商業上，不斷研究發展完全空乏互補電晶體(CMOS)[54-56]的高頻(RF)電路。不久後，

部分空乏矽長在氧化矽的電晶體(SOI)跟隨 SOS 電晶體被提出，且被使用在 IC，處理器

和記憶晶片上。完全空乏 SOI 電晶體是在 1980 製成，和很快被證實有極好轉導，驅動

電流，及臨界擺幅[57，58]。1989 年 DELTA(Fully DEpleted Lean-channel TrAnsistor )結

構的 SOI 雙閘極電晶體被製成，如圖 2-62 所示[59]。並有 FinFET[60]，MFXMOS[61]

與三角狀通道 SOI MOS[62]被陸續發表。在 1990 年由一結構為 GAA(gate-all-around)[63]

的平面雙閘極 MOSFET 證實有極好的轉導，GAA 結構如圖 2-63 所示。三閘極電晶體

是用薄細的矽通道其三邊為閘極，其它現今的發展包括量子線(quantum-wire) SOI

MOSFET[64]和 Tri-gate MOSFET[65]。其他還有類似四閘極的 Π閘極元件[66]和 Ω閘極

元件[67]，如圖 2-64 所示。環狀閘極電晶體結構為一以垂直基板的矽圓柱當為通道，這

樣的結構被稱 CYNTHIA(circular-section)元件或圓柱環狀閘極電晶體[68]，結構如圖

2-65 [69]。

圖 2-62 DELTA/FinFET 結構 圖 2-63 Gate-all-around 結構

46

圖 2-64 Triple-gate SOI MOSFET

圖 2-65 CYNTHI/surrounding-gate MOSFET

而發展至今，像微處理器這種漏電容忍度很高的應用電路中，其次臨界效應

(subthreshold)以及閘極介電質漏電(gate-dielectric leakages)儼然成為讓 CMOS 進一步縮

小尺寸的最大障礙。長久以來，雙閘極場效電晶體(也就是使用與傳統閘極相對的第二

閘極)已經被認定能夠有效的控制短通道效應。此正是所謂的短通道效應限制了在場效

電晶體中，極易被電性所影響的最小通道長度，此為雙閘極場效電晶體的優點。隨著通

道長度的縮減，汲極電壓開始強烈的影響著通道電位，使其無法隨著閘極電壓而關閉。

若欲減輕此種效應，可利用薄閘極氧化層(用以增強閘極對通道的控制)，以及對通道下

基版的淺摻雜來避免通道受到汲極影響。然而當閘極氧化層的厚度隨著製程縮減到 90

奈米技術節點的尺寸時，由閘極漏電所造成的汲極功率損耗已將近電路切換所消耗的。

因此，若是將其厚度繼續縮減，將導致整體功率消耗不當的上升。換句話說，若繼續減

少空乏區寬度 XD，將導致閘極對通道的控制能力變差，進而使通道開啟(turn-on)的速度

47

變慢。在 DG-FETs 中，如圖 2-66，由於第二閘極(second gate)越來越靠近通道，使汲極

所產生的通道方向電場容易被源極所吸收，而減輕了短通道效應；在此例中，DIBL

(Drain Induced Barrier Lower)效應亦被降低，subthreshold swing (S)也被改善。因此，當

漏電流成為 CMOS 尺寸縮減最大的枷鎖時，提供了 DG-CMOS 絕佳的機會取代功能較

差的 Single-Gate bulk-silicon 和 PD-SOI CMOS。圖 2-67 顯示以 MEDICI 模擬 bulk-silicon

和對稱 DG 元件中，DIBL 效應和 subthreshold swing 對有效通道長度 Leff 的關係。很明

顯的，DG 元件相較於 bulk-silicon 而言，在 DIBL 以及 subthreshold swing 上有顯著的改

善。在未來 bulk-silicon device 的設計上，可藉由增加 body 的摻雜濃度來降低 DIBL 效

應，然而在某些時候卻也增加了 subthreshold swing，此時可提高臨限電壓值 Vt 來使次

臨限電流維持在適當範圍內。相同地，降低 body 的摻雜濃度雖然可改善 subthreshold

swing，卻也讓 DIBL 效應更加嚴重。因此在 bulk-silicon device 的設計上還需要一個妥

善解決的方法。而對於極短通道的 scaled bulk-silicon (or PD-SOI)元件而言，高度摻雜

channel/halo 方法確實能控制住其嚴重的 SCE 並且降低 S。此外，比較 DG 和 SG FET

的輸出特性可得 DG-FET 由於 gate 耦合的優勢，而擁有較陡的 turn-on 斜率。此特性也

使得 DG-FET 能夠擁有較低的臨限電壓以及 off-current。有鑑於此，可得知在較低的工

作電壓下仍可獲得較高的驅動電流。

目前已經提出了許多經過驗證的 DG FETs 結構。這些結構可約略分成三種，如

圖 2-68[73]。第一種稱為平面雙閘極(planar-channel gate)，此種結構是以一般 CMOS 為

主，加進第二個閘極埋層；第二種是垂直雙閘極(vertical-channel gate)，其將 body 作垂

直旋轉，使源極和汲極分別包覆於 body 的上方和下方，而閘級則位於 body 的左右兩面；

而最後一種則是目前通常稱為鰭形場效電晶體(FinFET,以結構與魚的背鳍相似而得名)

的結構，其特徵也是 body 作垂直旋轉，不同的是，源極與汲極區域是以垂直的方式置

於 body 兩端，就如同傳統的平面 FET 一樣。

48

圖 2-66 雙閘極元件(DG device)結構避免了傳統結構原有的缺點 [70][71]

圖2-67 將bulk-silicon nFET以商用元件模擬軟體分析，繪出DIBL與 subthreshold swing

對有效通道長度之關係。此 DG 元件是以未摻雜 body 及近似 midgap 的閘極材料所設計

的 [72]

49

圖 2-68 圖中 DG-FET 結構，顯示出近 20 年來研發出許多新架構皆只為了用來充分了

解 DGMOS[73] (© 2002 IEEE)

然而，DGMOSFET 的製作上有其困難度，平面雙閘極(planar-channel gate)：平

面 DG-FETs 相當有挑戰性對上下兩閘極的形狀要準確相同，源極區和汲極區對上閘極

和下閘極自我對準，和兩閘極必須對齊，從第二閘極要埋在矽工作(Active Silicon)層下

方和導致的嚴重的寄生電阻和電容，並且也無法和 CMOS 整合。特別具有挑戰性是平

面 DG-FETs 中兩閘極的良好接觸路徑。如果不希望埋入式閘極(buried gate)接觸有缺

陷，那麼必須多一些製程來達到所需。垂直雙閘極(vertical-channel gate)：垂直 DG-FETs

相當成功解決上下兩閘極的形狀要準確相同和提供一有效率低電阻路徑來連接兩閘極

的方法。閘極厚度通常依靠沉積的閘極金屬自我對準(self-alignment)來得到相同長度的

雙閘極。但對於源極區和汲極區對上閘極和下閘極自我對準和依舊有其困難度。鰭形場

效電晶體(FinFET)：垂直 fin-type DG-FETs 有極大優勢在從晶片前方應用雙閘極和源,

汲極。在晶片上，閘極長度方向照慣例與電流方向相同。閘極寬度不再被微影(lithography)

所控制，然而寬度被規定為兩倍的矽鰭高度(HFin)。

FinFET-DGCMOS 製程與傳統的 CMOS 製程相似，其中差異十分微小，卻能提

50

供業界更具潛力的快速部署，如圖 2-69 為傳統的 CMOS 與 FinFET-DGCMOS 製程之比

較[74]，可發現 FinFET 由於製作於 SOI 上，因此對於隔離(isolation)等步驟更為省略。

平面產品設計在沒有破壞物理性質的前提下轉換成 FinFET - DGCMOS， FinFET 技術

提供一方法來解決閘極介電質的阻礙，和一重要途徑對矽元件縮小到末途時將會走向量

子，由於低功率和高效能的應用，在 VLSI 未完成的進展中，DGCMOS-FinFET 提供了

很多有希望的方向，並藉由現今平面 CMOS 設計和自動化技術證明其相容性。在目前

進入奈米尺寸的時代，接下來將介紹目前最短通道長度的元件，與非傳統型加入應變矽

技術的新型電子元件：如以應變矽垂直通道場效電晶體(Verical Strained-Si MOSFET)與

應變矽在 nothing(strained-Si on nothing, SSON)上之場效電晶體積體元件。

圖 2-69 傳統的 CMOS 與 FinFET-DGCMOS 製程之比較[74]

51

IBM 為了挑戰尺寸的極端微縮，表示其已可製造出通道長度為 6 奈米、厚度 4

奈米且可運作之元件，如圖 2-70[75]。根據 ITRS(International Technology Roadmap for

Semiconductors)的預測，西元 2016 年的元件尺寸(電晶體通道長度)應可達到 9 奈米；而

IBM 聲明自己製造出第一個超越預測的電晶體。雖然此元件還不盡理想，但已具有開

關功能和一般電晶體特性。然而與傳統製程最不相同的地方，則是採用選擇性成長

(selective growth)的矽材製作 RSD(raised source/drain)以及用來降低短通道效應(SCE)的

halo(或稱口袋(pocket)摻雜)。這是首度在電路上製作出有如此短通道長度的電晶體。

圖 2-70 IBM 研發人員利用近傳統技術突破了尺寸縮小的極限，成功製造出具有良好

MOSFET 特性的 6nm(通道長度)平面單閘極電晶體。而與標準製程最大的差異，在於使

用選擇性成長矽材來製作 RSD(raised source/drain) (© 2002 IEEE)

另外一種非傳統型的電晶體為，應變矽垂直通道場效電晶體(Verical Strained-Si

MOSFET)，其結構圖如圖 2-71(a)[76]，是利用矽鍺成長於矽上會受橫向的壓縮

(compressive)應變，而導致垂直方向延展(tensile)應變，若在此應變的矽鍺外成長一層

矽，則在邊牆(sidewall)上的矽則是受到一垂直(vertical)方向的延展張力，而形成應變

矽，如圖 2-71(b)，源極及汲極則於上下，此種結構之電晶體對大優點為閘極長度並非

由微影技術所決定，而是由成長的應變矽鍺層的厚度所決定，只需控制成長厚度便可決

52

定通道長度，因應未來元件縮小化，若利用微影技術將元件縮小，所需的成本將大幅增

加，且有其困難度，若用成長的應變矽鍺層的厚度來決定元件的閘極長度，將會變的輕

而易舉。

圖 2-71 應變矽垂直通道場效電晶體(Verical Strained-Si MOSFET) (© 1999 IEEE)

SON (Silicon on Nothing)結構之 MOSFET 首次由日本 Toshiba 公司採用

ESS(Empty Space Silicon)的技術來製作完成。其優點為適用於 SOC(System on Chip)之應

用與低的接面電容，如此像 embedded trench DRAMS 與數位-類比混合的元件更可因

SON 的優點部分製作在 bulk 塊材的基板上。此外，SON 由於其低雜散電容的優點，可

應用於高速與低功率的電路上。然而，傳統的 SON 有浮動基底(Floating Body)效應與自

加熱(Self-heating)效應等缺點，但採用所謂 ESS 技術則可完全避掉這些缺點，使得 SON

結構可以得到想要的形狀與面積，也因此使得 SON 可應用於原本 SOI 結構很困難製作

的 embedded trench DRAMs(SOI 中 Burried oxide 引起的 local stress 問題 )上。

SSON(Strained Si on Nothing)技術則為結合上述技術的低雜散電容的優點再加上應變矽

的高遷移率的優點，此結構仍然是由 Toshiba 公司所提出採用 nano-beam electron

diffraction 方法首次製作成功。在 SGOI 上類似製作平面雙閘極(planar-channel gate)結構

(a) (b)

53

時，將應變矽下面的矽鍺蝕刻完畢後，便留下 nothing，此為應變矽在 nothing(strained-Si

on nothing, SSON)，如圖 2-72(a)，而其 TEM 在圖 2-72(b) [77]。

SSON 其製作流程為(1)在矽基板磊晶成長矽鍺(2)利用氧離子佈植技術行成

SIMOX 結構(3)IT OX(鍺凝聚 Ge condensation)(4)CVD 成長應變矽(5)矽鍺挖空(6)SSON

完成，詳細製程參考文獻[77] 。

圖 2-72 應變矽在 nothing(strained-Si on nothing, SSON)上之場效電晶體積體元件 (©

2003 IEEE)

54

參考文獻

[1] Semiconductor Industry Association. The International Technology Roadmap for

Semiconductors, 2003 edition. International SEMATECH:Austin, TX, 2003.

[2] S. Thompson et al., IEDM Tech. Dig., pp.61-64, (2002)

[3] S. Takagi, short course in IEDM Tech. Dig., (2003)

[4] S. Takagi, J. L. Hoyt, J. J. Welser and J. F. Gibbons, J. Appl. Phys., vol. 80, 1567 (1996)

[5] J. J. Welser, J. L. Hoyt, S. Takagi and J. F. Gibbons, IEDM Tech. Dig., 373 (1994)

[6] M. V. Fischetti and S. E. Laux, J. Appl. Phy. vol. 80(4), pp.2234-2252, 1996

[7] T. Mizuno, N. Sugiyama, H. Satake and S. Takagi, Proc. VLSI Symposium, 210 (2000)

[8] K. Rim, S. Koester, M. Hargrove, J. Chu, P. M. Monney, J. Ott, T. Kanarsky, P. Ronsheim,

M. leong, A. Grill, H. –S, P. Wong, Proc. VLSI Symp., 59 (2001)

[9] L. –J. Huang, J. O. Chu, S. Goma, C. P. D’Emic, S. I. Koester, D. F. Canaperi, P. M.

Mooney, S. A. Cordes, J. L. Speidell, R. M. Anderson, H. –S. P, Wong, Proc. VLSI Symp.,

57 (2001)

[10] Z. –Y. Cheng, M. T. Currie, C. W. Leitz, G.. Taraschi, E. A. Fitzgerald J. L. Hoyt and D.

A. Antoniadis, EDL, vol. 22, 321 (2001)

[11] M. T. Currie, C. W. Leitz, T. A. Langdo, G. Taraschi, E. A. Fitzgerald and D. A.

Antoniadis et al., J. Vac. Sci. Technol, vol. B19, 2268 (2001)

[12] N. Sugii, D. Hisamoto, K. Washio, N. Yokoyama and S. Kimura, IEDM Tech. Dig., 737

(2001)

[13] T. Tezuka, N. Sugiyama, T. Mizuno and S. Takagi, VLSI Symp. 96 (2002)

[14] T. Mizuno, N. Sugiyama, T. Tezuka, T. Numata, and S. Takagi, VLSI Symp.106 (2002)

[15] K. Rim, J. Chu, H. Chen, K. A. Jenkins, T. Kanarsky, K. Lee, A. Mocuta, H. Zhu, R. Roy,

J. Newbury, J. Ott, K. Petrarca, P. Mooney, D. Lacey, S. Koester, K. Chan, K. Boyd, M.

Ieong and H. –S. Wong, VLSI Symp. 98 (2002)

[16] K. Rim, J.J. Welser, J. L. Hoyt and J. F. Gibbons, IEDM Tech. Dig., 517 (1995)

55

[17] D. K. Nayak, K. Goto, A. Yutani, J. Murota and Y. Shiraki, IEEE Trans. Electron

Devices 1709 (1996)

[18] T. Tezuka, N. Sugiyama, S. Takagi and A. Kurobe, Abs. 25th International Conference on

the Physics of Semiconductors, H-270, 629 (2000)

[19] T. Mizuno, N. Sugiyama, A. Kurobe, and S. Takagi, IEEE Trans. Electron Devices, vol.

48, 1612 (2001)

[20] T. Mizuno, N. Sugiyama, T. Tezuka, and S. Takagi, IEEE Trans. Electron Devices, vol.

49, 7 (2002)

[21] C. W. Leitz, M. T. Currie, M. L. Lee, Z. –Y., Cheng, D. A. Antonizdis and E. A.

Fitzgerald, J. Appl. Phys., vol. 92, 3745 (2002)

[22] N. Sugii, S. Yamaguchi, and K. Nakagawa, Semicond. Sci. Technol., vol. 16, 155 (2001)

[23] T. Numata, T. Mizuno, T. Tezuka, J. Koga and S. Takagi, IEEE International SOI

Conference Proceedings, 119 (2003)

[24] M. H. Lee, P. S. Chen, W.-C. Hua, C.-Y. Yu, Y. T. Tseng, S. Maikap, Y. M. Hsu, C. W.

Liu, S. C. Lu, W.-Y. Hsieh, and M.-J. Tsai, IEDM Tech. Dig., pp. 69-72, (2003)

[25] T. Maeda, T. Mizuno, N. Sugiyama, T. Tezuka, T. Numata, J. Koga and S. Takagi, VLSI

Symp., 99 (2003)

[26] D. C. Houghton, J. Appl. Phys., vol. 70, 2136 (1991).

[27] T. Mizuno, N. Sugiyama, T. Tezuka, T. Numata, T. Maeda and S. Takagi, IEDM Tech.

Dig., 8 (2002)

[28] N. Sugii, J. Appl. Phys., vol. 89, 6459 (2001)

[29] P. M. Mooney, S. J. Koester, J. A. Ott, J. L. Jordan-Sweet, J. O. Chu and K. K. Chan,

Mat. Res. Soc. Symp. Proc., vol. 686, 3 (2002)

[30] J. L. Hoyt, H. M. Nayfeh, S. Eguchi, I. Aberg, G. Xia, T. Drake, E. A. Fizgerald, D. A.

Antoniadis, IEDM Tech. Dig., pp.23-26, (2002)

[31] T. Ghani et al., IEDM Tech Dig., pp.978-980, (2003)

56

[32] C.-H. Ge et al., IEDM Tech Dig., pp.73-76, (2003)

[33] F.-L. Yang et al., VLSI Symp, pp. 137-138, (2003)

[34] Z. Krivokapič et al., IEDM Tech Dig., pp.445-448, (2003)

[35] V. Chan et al., IEDM Tech Dig., pp.77-80, (2003)

[36] T. Sanuki et al., IEDM Tech Dig., pp.65-68, (2003)

[37] K. Oda et al., IEDM Tech Dig., pp.27-30, (2002)

[38] A. Shimizu et al., IEDM Tech Dig., pp.433-436, (2001)

[39] An Steegen et al., IEDM Tech Dig., pp.497-500, (1999)

[40] S. Ito et al., IEDM Tech Dig., pp. 247-250, (2000)

[41] R. R. Troutman, “Latchup in CMOS Technology”, Kluwer Academic Publishers (1986)

[42] A. J. Auberton-Herve, “Proceedings of the fourth international Symposium on

Silicon-on-Insulator Technology and Devices”, ed. By D. N. Schmidt, vol. 90-6, The

Electrochemical Society, p. 544 (1990)

[43] G. C. Messenger and M. S. Ash, “The Effects of Radiationon Electronic Systems”, Van

Nostrand Reinhold Company, New York, p. 307 (1986)

[44] S. Veeraraghavan and J. G. Fossum, “Short Channel Effects in SOI MOSFET’s”, IEEE

Trans. Electron Dev., vol. 36, p. 522 (1989)

[45] S. Fukatsu, Y. Ishikawa and N. Shibata, Appl. Phys. Lett., vol. 72, 3485 (1998)

[46] N. Sugiyama, T. Mizuno, S. Takagi, M. Koike and A. Kurobe, Thin Solid Films, vol. 369,

199 (2000)

[47] N. Sugiyama, T. Mizuno, M. Suzuki and S. Takagi, Jpn. J. Appl. Phys., vol. 40, 2875

(2001)

[48] T. Tezuka, N. Sugiyama, T. Mizuno, M. Suzuki and S. Takagi, Jpn. J. Appl. Phys., vol.

40, 2866 (2001)

[49] T. S. Drake, et al., Appl. Phys. Lett., 83, 875 (2003)

[50] T. A. Langdo, et al., IEEE SOI conference, (2002)

57

[51] H. Yin , et al., ICSI3 (2003)

[52] Mueller CW, Robinson PH., Proc IEEE, 52, 1487 (1964)

[53] Ipri AC. The properties of silicon-on-sapphire substrates, devices, and interated circuits.

In: Silicon integrated circuits Part A: Applied solid state science, Supplement2.

Academic Press, p. 253-395 (1981)

[54] Reedy R, Cable J, Kelly D, Stuber M, Wright F, Wu G., Analog Integration Circ Signal

Process, 25, 171 (2000)

[55] Megahed M, Burgener M, Cable J, Benton R, Staab D, Stuber M, et al., IEEE MTT-S

International Microwave Symposium Digest, p. 981 (1998)

[56] Megahed M, Burgener M, Cable J, Staab D, Reedy R., IEEE Topical Meeting on Silicon

Monolithic Integrated Circuits in RF Systems, Digest of Papers, p. 94 (1998)

[57] Sturm JC, Tokunaga K, Colinge JP., IEEE Electron Dev Lett, 9, 460 (1988)

[58] Colinge JP., IEEE Electron Dev Lett, 7 , 244 (1986)

[59] Hisamoto D, Kaga T, Kawamoto Y, Taeda E., Technical Digest of IEDM, p. 833 (1989)

[60] Huang X, Lee WC, Kuo C, Hisamoto D, Chang L, Ledzierski J, et al. Technical Digest

of IEDM, p.67 (1999)

[61] Liu YX, Ishii K, Tsutsumi T, masahara M, Takamisha H, Suzuki E., Electrochemical

Society Proceedings, vol. 2003-5, p. 255 (2003)

[62] Jiao Z, Salama AT., Electrochemical Society Proceedings, vol. 2001-3, p. 403 (2001)

[63] Colinge JP, Gao MH, Romano A, Maes H, Claeys C., Technical Digest of IEDM, p. 595

(1990)

[64] Baie X, Colinge JP, Bayot V, Grivei E., Proceedings IEEE International SOI Conference,

p. 66 (1995)

[65] Chau R, Doyle B, Kavalieros J, Barlage D, Murthy A, Dozky M, et al., Ext. Abstracts of

the International Conference on Solid State Devices and Materials (SSDM), p. 68 (2002)

[66] Park JT, Colinge JP, Diaz CH., IEEE Electron Dev Lett, 22, 405 (2001)

58

[67] Yang F-L, Chen H-Y, Cheng F-C, Huang C-C, Chang C-Y, Chiu H-K, et al. Digest of

IEDM, p. 255 (2002)

[68] Miyano S, Hirose M, Masuoka F., IEEE Trans Electron Dev, 39,1876 (1992)

[69] Nitayama A, Takato H, Okabe N, Sunouchi K, hieda K, Horiguchi F, et al., IEEE Trans

electron Dev, 38, 579 (1991)

[70] R. Yan et al., IEEE Trans electron Dev, 39, p. 1704 (1992)

[71] K. Suzuki et al., IEEE Trans electron Dev, 40, p. 2326 (1993)

[72] S.T. Chang, private communication.

[73] L. Geppert., IEEE SPECTRUM Oct., p. 28 (2002)

[74] D. Hisamoto, short course in IEDM Tech Dig., (2003)

[75] B. Doris, et al., IEDM Tech. Dig., 267 (2002)

[76] K. C. Liu, X. Wang, E. Quinones, X. Chen, X. D. Chen, D. Kencke, B. Anantharam, R.

D. Chang, S. K. Ray, S. K. Oswal, C. Y. Tu and S. K. Banerjee, IEDM Tech. Dig., 63

(1999)

[77] K. Usuda, T. Numata, T. Tezuka, N. Sugiyama, Y. Moriyama, S. Nakaharai and S. Takati,

IEEE International SOI Conference Proceedings, 138 (2003)