challenges of parallel simulation of power systems_french
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Ould Bachir, TarekJanuary 8th, 2015
Les défis de la simulation
parallèle des systèmes de puissance
44
La simulation des systèmes de puissance
Introduction
Étude des réseaux Prototypage de contrôleurs
Étude des transitoires Scénarios de défauts
55
La simulation des systems de puissance
ePHASORsimReal-Time TransientStability Simulator10 ms time step
HYPERsimLarge Scale Power SystemSimulation for Utilities & Manufacturers25 µs to 100 µs time step
eFPGAsimPower Electronics Simulation on FPGA1 µs to 100 ns time step
1 s(1 Hz)
10,000
2,000
1,000
500
100
10
0
10 ms(100 Hz)
50 µs(20 KHz)
10 µs(100 KHz)
1µs(1 MHz)
100 ns(10 MHz)
10 ns(100 MHz)
20,000
Période (fréquence fondamentale) des transitoires
Nombre de bus
eMEGAsimPower System & Power Electronics SimulationBased on Matlab/Simulink and SimPowerSystems10 µs to 100 µs time step
Introduction
Domaine des phases
Domaine du temps
66
Introduction
L’intérêt d’exécuter la simulation en temps réel est de pouvoir connecter un dispositif physique
Hôte
Contrôleur numérique
Simulateur en temps réel
77
Introduction
Il y a 15-20 ans, les simulateurs faits de grappes d’ordinateurs était une révolution
Simulateurs HIL
OP5607 (Virtex 7)
OP4500 (Kintex 7)
La puissance de calcul des PC aujourd’huine suffit plus et on retrouve de plus en plus des FPGA dans les simulateurs
99
Problématique
Dans un simulateur en temps réel, un contrôleur physique est directement relié au simulateur. Pour que la simulation soit réaliste, la boucle de simulation doit être la plus rapide possible (quelques μs).
Électronique de puisse/moteurContrôleur physique
PWM pulse
Analog V/I Hall Effect
1010
Problématique
• Les avancées technologiques dans l’électronique de puissance permettent aujourd’hui la commutation rapidedes convertisseurs de puissance (10kHz to 100kHz)
• Ces fréquences offrent beaucoup d’avantages au systèmede puissance, meilleure densité de puissance, distortion harmonique réduite, etc.
• Ces fréquences de commutation sont cependant trèscontraignantes pour les simulateurs en temps réel puisqueles pas de calcul doivent être de l’ordre de la μs et moins.
0 5 10 15 20-0.5
0
0.5
1
1.51 kHz PWM (UA)
Logic
level
Time (ms)
0 5 10 15 20
-20
0
20
Load currents
Curr
ent
(A)
Time (ms)
0 5 10 15 20-0.5
0
0.5
1
1.520 kHz PWM (UA)
Logic
level
Time (ms)
0 5 10 15 20
-20
0
20
Load currents
Curr
ent
(A)
Time (ms)
0 5 10 15 20-0.5
0
0.5
1
1.51 kHz PWM (UA)
Logic
level
Time (ms)
0 5 10 15 20
-20
0
20
Load currents
Curr
ent
(A)
Time (ms)
0 5 10 15 20-0.5
0
0.5
1
1.520 kHz PWM (UA)
Logic
level
Time (ms)
0 5 10 15 20
-20
0
20
Load currents
Curr
ent
(A)
Time (ms)
1111
Problématique
• Seuls les FPGA permetent aujourd’hui de réaliser unesimulation en temps réel avec une telle contrainte de temps
• Néanmoins, plusieurs défis doivent être résolus pour parvenir à ce résultats! (et plus encore pour en faire un produit commercial)
Physical controller
PWM pulse
Simulated plant
FPGA
1212
Plan de la présentation
1 2 3 4 5
Introduction Défis
QuelquesSolutions
Problématique
6
Q&A
Grandsréseaux
1313
Défis
• Quelques défis techniques:• Format des nombres: virgule flottante (FP) vs. virgule fixe (FXP)• Latence des opérateurs FP a impact sur le pas de calcul• Fréquence d’horloge, comment l’augmenter sans pénalité de latence• Modélisation des convertisseurs de puissance
• Quelques défis “pratiques”:• Les FPGA sont difficiles à programmer, il faut avoir des connaissances en
conception numérique (le client est un spécialiste des systems de puissance)
• Le temps de programmation et de reprogrammtion est lent, il ne faut pas pénaliser le temps de prototypage
1515
Solutions aux défis techniques
• Format redundant des nombres (HRCS) pour réduire la latence des additions
1818
Solutions aux défis pratiques
• Architecture fixe générique
Faite de mémoire embarquée, reprogrammable depuis le CPU
1919
Solutions aux défis pratiques
Workflow
Host Computer(Console)
Design Power Electronics Circuit
Real-TimeSimulator
Execute the CPU Model
FPGA
Execute the power converter model on FPGA
No hardware design
skills required
No reprogramming
No bitstream generation
Physical controller
HIL Simulation
2121
Simulation des grands réseaux
Ligne HVDC
MMC 2MMC 1
1GW
± 320 kV
C = 10mF
Larm = 50mH
C = 10mF
Larm = 50mHBypass
breaker 1
Rstart = 100Ω
Bypass
breaker 2
Rstart = 100Ω 70 km DC cable
1 2 12
Main ac
breaker 1
Main ac
breaker 2
AC EQ.
SRC1
AC EQ.
SRC2
CPU #1:
Eq. Source no 1CPU #2: VSC-MMC Station no. 1 CPU #3: VSC-MMC Station no. 2
CPU #4:
Eq. Source no 2
Low Level
Control
CPU #6: Inverter Control
Upper Level
Control
Upper Level
Control
CPU #5: Rectifier Control
Low Level
Control
Convertisseurs MMCSimulés sur deux FPGA
2222
Simulation des grands réseaux
Structure du MMC
400 SM
équivaut à 9600
semiconducteurs
Architecture du solveur MMC
2323
0 0.5 1 1.5 2 2.5 3 3.5-0.2
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
vua(p
u)
time (s)
0 0.5 1 1.5 2 2.5 3 3.5-4
-3
-2
-1
0
1
2
3
4
5
i ua(p
u)
time (s)
0 0.5 1 1.5 2 2.5 3 3.50
5
10
15
20
25
30
35
Vc
tot
up A
(pu)
time (s)
CPU MMC
FPGA MMC
Simulation des grands réseaux
Concordance avec le modèle de référence
2424
0 0.5 1 1.5 2 2.5 3 3.5-0.2
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
vua(p
u)
time (s)
0 0.5 1 1.5 2 2.5 3 3.5-4
-3
-2
-1
0
1
2
3
4
5
i ua(p
u)
time (s)
0 0.5 1 1.5 2 2.5 3 3.50
5
10
15
20
25
30
35
Vc
tot
up A
(pu)
time (s)
CPU MMC
FPGA MMC
Simulation des grands réseaux
Concordance avec le modèle de référence
2525
2.44 2.46 2.48 2.5 2.52 2.54 2.56
0
0.2
0.4
0.6
0.8
1
1.2
vua(p
u)
time (s)
2.45 2.46 2.47 2.48 2.49 2.5 2.51 2.52 2.53 2.54 2.55-1.2
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
i ua(p
u)
time (s)
2.45 2.46 2.47 2.48 2.49 2.5 2.51 2.52 2.53 2.54 2.55370
380
390
400
410
420
430
440
450
Vc
tot
up A
(pu)
time (s)
CPU HVDC
FPGA HVDC
Simulation des grands réseaux
Concordance avec le modèle de référence
2626
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Contact:
Tarek Ould Bachir
Ingénieur R&D
Opal-RT Technologies