capítulo ix: malla asegurada en fase (phase locked...

Circuitos de RF y las Comunicaciones Analógicas

151

Capítulo IX:

Malla asegurada en fase

(Phase Locked Loops)


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153

9. PHASE LOCKED LOOPS (PLL)

El PLL (Phase Lock Loop, o Lazo de Enganche de Fase) es un dispositivo muy versátil, que se

utiliza en diversas aplicaciones tales como discriminación de frecuencia, conversión de voltaje

a frecuencia, control de velocidad de motores, sincronización de datos, síntesis y

multiplicación de frecuencia, etc.; aunque probablemente la aplicación más común es la

demodulación de señales de frecuencia modulada (FM), estando el PLL presente en la

inmensa mayoría de receptores de radio modernos.

Desarrollado en los años 30. La estructura básica del PLL se muestra en la Fig. 9.1 y se trata

de una malla cerrada que en esencia genera una señal proporcional a la diferencia de

frecuencia o fase entre la señal de entrada y la señal interna que proviene de un oscilador

controlado por voltaje.

Fig. 9.1 Diagrama debloques de un PLL

9.1 Modo de Operación

El oscilador controlado por voltaje (VCO) es un simple oscilador cuya frecuencia es

proporcional a un voltaje externo aplicado.

Cuando la malla está enganchada con la señal periódica de entrada la frecuencia del

VCO es exactamente igual a la de la señal de entrada.

El detector de fase produce un DC o señal de baja frecuencia proporcional a la

diferencia de fase entre la entrada y la señal de salida del VCO.

La señal sensitiva de fase pasa a través de un filtro de malla (loop), un amplificador, y

luego aplicada a la entrada de control del VCO.


154

Si la frecuencia de la señal de entrada está desfasada ligeramente de la del VCO, la

señal de entrada incrementara la señal de control del VCO hasta que el VCO tome el

mismo valor que la señal de entrada.

La malla se mantiene enganchada cuando el voltaje de entrada al VCO es proporcional

a la frecuencia de la señal de entrada.

9.2 TERMINOLOGIA EMPLEADA.

RANGO DE SEGUIMIENTO: Rango de frecuencias de la señal de entrada sobre el

cual la malla puede mantenerse enganchada. También es llamado: LOCK RANGE.

FRECUENCIA DE OSCILACION LIBRE (Frecuencia central): frecuencia a la que

corre el VCO en condición de desenganche y que corresponde al voltaje de control DC

aplicado de 0 voltios.

PROCESO DE CAPTURA: proceso mediante el cual la malla va desde el desenganche

o condición de oscilación libre (FREE RUNNING), al enganche de la señal de entrada.

Cuando se tiene una frecuencia cercana a la frecuencia de oscilación libre la malla

puede o no engancharse dependiendo de un número de factores. El proceso de captura

es de naturaleza no lineal.

Figura 9.2 Salida típica del detector de fase durante el transiente de captura

RANGO DE CAPTURA (Capture range): es el rango de frecuencias de entrada para la

cual la malla pasa del desenganche a una condición de enganche.

TIEMPO DE CAPTURA (Pull - in): es el tiempo requerido para que la malla capture la

señal de entrada. El rango y tiempo de captura dependen de la ganancia de la malla y el

ancho de banda del filtro de malla.


155

9.3 PLL EN CONDICION DE “ENGANCHADO” (LOCKED)

Bajo condición de ENGANCHADO existe una relación lineal entre la salida del detector de

fase y la diferencia de fase entre el VCO y la señal de entrada.

Una representación del sistema en diagrama de bloques es:

Fig. 9.4 Diagrama del PLL en Condición de “enganchado”

Puesto que:

(9.1)

por tanto:

∫

(9.2)

Esta integración es representada por el bloque 1/s de la figura.

Por razones prácticas, el VCO es diseñado de tal forma que cuando el voltaje de entrada al

VCO (V0), la frecuencia del VCO, no es cero.

La relación entre la frecuencia de salida del VCO y V0 es:

(9.3)

Donde: = frecuencia oscilación libre

La función de transferencia en malla cerrada es:

(9.4)


156

(9.5)

Regularmente interesa la respuesta de la malla a las variaciones de frecuencia en la entrada, de

tal forma que la variable de entrada es frecuencia en lugar de fase.

Puesto que:

(9.6)

(9.7)

(9.8)

9.4 MALLA DE PRIMER ORDEN

Cuando el filtro de malla es removido por completo y F(s) =1. En este caso se tiene:

(

) (

)

(9.9)

Donde Kv = KD K0A = ancho de banda de la malla (seg.-1

) (9.10)

Si la malla es enganchada sobre una señal portadora, y la frecuencia de esa portadora se hace

variar sinusoidalmente en el tiempo con una frecuencia ωm , esta se observará en la salida de la

malla.

El lugar de las raíces y la respuesta en frecuencia de un PLL de primer orden es el siguiente:


157

Fig. 9.5 Lugar de las raíces y respuesta en frecuencia de un PLL de primer orden

Respuesta de la malla a variaciones de la frecuencia de entrada.

Fig. 9.6 Respuesta del PLL a variaciones de la frecuencia de entrada

ω0 = frecuencia de oscilación libre

KD = ganancia del detector de fase

Kv = Ancho de Banda de la malla

9.5 MALLA DE SEGUNDO ORDEN

Es la configuración más común para circuitos integrados PLL donde F(s) es un filtro pasabajos

de 1 polo simple (una resistencia y un condensador):


158

Filtro F(s): Es un filtro RC como se muestra en la Fig. 9.7.

(9.11)

Fig.9.7 Filtro pasabajos RC

Donde:

(9.12)

La función de transferencia del PLL es:

[

]

(9.13)

Cuyas raíces son:

( √

)

(9.14)

Lugar de las raíces y respuesta en frecuencia de un PLL de 2º orden:

Fig. 9.8 Lugar de las raíces y respuesta en frecuencia de un PLL de 2do. Orden

La función de transferencia en este caso puede ser expresada:


159

(

) (9.15)

Donde:

√ (9.16)

√

= Factor de amortiguación (9.17)

Para máxima respuesta plana ζ debe ser igual a

√ y reemplazando:

√

√

(9.18)

Luego la consideración para el diseño con máxima respuesta plana es:

(9.19)

Mientras que la frecuencia de -3dB de la función de transferencia (V0/ω1)(jω) es:

√ √

(9.20)

Una desventaja de la malla de 2º orden es el ancho de banda en -3db que está básicamente

determinado por Kv.

9.6 Diseño con un Filtro F(s) con polo simple y cero simple:

Función de transferencia de este filtro que ahora contiene

1 polo y 1 cero:

(9.21)

Fig.9.9 Filtro con 1 polo y 1cero Cero:

(9.22)

Polo:

(9.23)


160

Lugar de las raíces y respuesta en frecuencia del PLL de 2º orden con un cero adicional se

muestran en la Fig. 9.10.

Fig.9.10 Lugar de las raíces y respuesta en frecuencia del PLL de 2º orden que incluye 1

polo y 1 cero

9.7 RANGO DE SEGUIMIENTO DE LA MALLA = ωL

(LOOP LOCK RANGE = TRACKING RANGE = HOLD IN RANGE)

Es el rango de frecuencias de entrada alrededor de la frecuencia central para la cual la malla se

mantiene enganchada.

En la mayoría de los casos, ωL es limitado por el comparador de fase. Una vez que la

diferencia de fase entre la señal de entrada y el VCO alcanza más de 90º el comparador de fase

cesa de tener un comportamiento lineal.

Fig. 9.11 Característica de transferencia de un comparador de fase típico

La magnitud del voltaje DC a la salida del comparador de fase es:

(

)

(9.24)


161

Este voltaje es amplificado A veces y el resultado es aplicado a la entrada del VCO,

produciendo un desplazamiento de frecuencia respecto a la frecuencia de oscilación libre de:

(

) (

)

(9.25)

El rango de seguimiento (LOCK RANGE), ωL , es dado por:

(

)

(9.26)

Este es un parámetro que solo depende de la ganancia de la malla y es independiente de las

propiedades del filtro de malla.

9.8 EL RANGO DE CAPTURA= :

Es eica l rango de frecuencias de entrada para la cual la malla desenganchada inicialmente, se

engancha a una señal de entrada, donde <

El rango de captura es difícil de predecir analíticamente.

La Figura 9.12 muestra una gráfica donde se relaciona el Voltaje de salida del PLL vs. la

frecuencia de la señal de entrada

Fig. 9.12 Ciclo de Histéresis de un PLL

El rango de captura puede ser estimado con la siguiente ecuación:

[ ] (9.27)

9.9 PLL - CIRCUITOS INTEGRADOS


162

a. El NE – 560/561/562: primeros PLL monolíticos prácticos que llegaron a ser

comercialmente disponibles en 1970 – 1971.

Características:

El detector de fase: es del tipo celda de Gilbert

El VCO es un multivibrador astable emisor acoplado y compensado en

temperatura.

El Filtro de malla es un circuito RC externo.

b. El 4046 es un PLL con tecnología CMOS

c. Características:

Dispone de 2 detectores de fase:

1. La Compuerta OR EXCLUSIVA genera un sistema de detección en

cuadratura. La Fig. 9.13 muestra las características de la compuerta: la tabla

de la verdad y las señales de entrada y salida.

Fig. 9.13 Características de la compuerta OR-EXCLUSIVA como comparador de fase

2. Memoria FF: mantiene una diferencia de fase de 0º entre la señal de entrada

y el VCO. Ver Fig. 9.14.


163

Fig. 9.14 Características de la memoria FF como comparador de fase

9.10 Sintetizador de frecuencias con PLL

9.10.1. Introducción

La característica más relevante del PLL que lo hace insustituible en estas diversas

aplicaciones es su capacidad de generar señales de frecuencia superior a la señal de entrada

que se le introduce. Acá se utilizará el PLL para construir un multiplicador de frecuencia.

9.10.2. PLL a utilizar.

Se utilizará el circuito integrado

74HEF4046B de Philips, que tiene dos

comparadores de fase distintos y el VCO.lado

por tensión (VCO, Voltaje Controlled

Oscilador), que se conectan en lazo cerrado.

La fig. 9.15 muestra la identificación de

terminales de este integrado. (Pueden

consultarse las hojas de datos para obtener una

información más detallada).

9.10.3 Comparadores de fase

Los dos comparadores de fase (PC1 y

PC2) tienen las entradas COMPIN y SIGIN en

común y salidas independientes (PC1OUT y

PC2OUT). Cualquiera de ellos genera a la salida

una señal de tensión cuyo valor medio en el tiempo (es decir, su componente de continua) es

proporcional a la diferencia de las fases de las dos señales conectadas a las entradas. Para

convertir la señal de salida del comparador de fase en una señal de continua, será necesario

incluir un filtro pasa baja externo al 4046. Llamando Kp a la ganancia del comparador de fase:

= Señal de salida del comparador de fase tras un filtro pasa bajo

Fig. 9.15 Identificación de terminales

del 74HEF4046B.


164

= Fase de la señal SIGIN: SIGIN0SIGINSIGIN t

= Fase de la señal COMPIN: COMPIN0COMPINCOMPIN t

Si las frecuencias de las señales SIGIN y COMPIN son iguales, la diferencia de fase

entre ambas señales será un desfase constante y la salida del comparador de fase tras el filtro

pasa baja (<PCOUT>) tendrá un valor constante. Si se producen diferencias entre ambas

frecuencias, se producirán variaciones en PCOUT.

La estructura y el funcionamiento interno de cada uno de los comparadores de fase es

diferente:

Comparador de fase 1 (PC1): Este comparador es una puerta O-exclusiva (XOR), por tanto

cuando ambas señales de entrada son iguales la salida está a 0V, mientras que si son diferentes

la salida pasa a VCC. (VCC = tensión de polarización del 4046). Este comparador funciona de

manera óptima para señales de entrada con ciclo de trabajo del 50%.

Comparador de fase 2 (PC2): Este segundo comparador es el que presenta las mejores

características de enganche de los tres. Funciona mediante la detección de flancos de subida.

En principio se encuentra en un estado de alta impedancia; es decir, se comporta como un

circuito abierto. Si detecta un flanco de subida de SIGIN se pone a VCC hasta que detecta un

flanco de subida de la señal COMPIN, momento en el que pasa de nuevo al estado de alta

impedancia. Si por lo contrario detecta primero un flanco de subida de COMPIN lo que hace es

ponerse a 0V hasta que llega el flanco de subida de SIGIN. Las principales ventajas de este

comparador son: no se ve afectado por el ciclo de trabajo de los pulsos de entrada y que

mientras está en el estado de alta impedancia el condensador del filtro pasa baja no se puede

descargar y por tanto mantiene su voltaje.

Pueden consultarse las hojas de datos de este chip correspondientes para cada tipo de

comparador de fase. También pueden consultarse las ganancias de cada comparador.

9.10.4. El oscilador controlado por tensión (VCO)

Un oscilador controlado por tensión es un circuito que genera una señal cuadrada

(señal VCOOUT) cuya frecuencia depende de la tensión de continua suministrada (VCOIN). El

rango de frecuencias de salida se determina mediante dos resistencias (R1 y R2) y un

condensador (C1) externos al 4046. En la fig. 9.16 se muestra la configuración del VCO. (Se

ha fijado la tensión VSS = 0).


165

En las hojas de datos del 4046 se explica cómo elegir R1, R2 y C1 para ajustar el rango

de frecuencias de oscilación de salida deseado. La relación entre la frecuencia de la señal de

salida del VCO (VCOOUT) y la tensión de entrada (VCOIN) es aproximadamente lineal

(excepto para tensiones muy cercanas a 0 o a la tensión de alimentación).

9.10.5 Diseño del VCO

Existen dos posibilidades a la hora de realizar el diseño: sin frecuencia de offset o con

frecuencia de offset.

Sin frecuencia de offset significa que no se define una frecuencia mínima para la salida

del VCO; la frecuencia mínima será prácticamente 0. En el diseño, se fija R2 (el terminal

12 se deja en circuito abierto) y R1 y C1 definen la frecuencia máxima (fmax). En este caso la

frecuencia central (f0) es: f0 = fmax / 2.

Si se coloca una resistencia R2, se fija una frecuencia de offset o frecuencia mínima

(fmin) para la señal de salida del VCO. En este caso (si fmax es la frecuencia máxima) la

frecuencia central es f0 = ( fmax – fmin ) / 2.

En este ejemplo se realizará un diseño con frecuencia de offset, es decir, fijando una

frecuencia máxima fmax y una frecuencia mínima fmin. Elegimos fmin = 10 kHz y fmax = 30 kHz

(o lo que es lo mismo, una frecuencia central de 20 kHz, con un rango de variación de 10

kHz).

El procedimiento para seleccionar R2, R1 y C1, explicado en las hojas de datos es el

siguiente (ver Fig. 9.17):

Fig. 9.16. Configuración del VCO.

VDD

VCOIN VCOOUT

R2

C1

R1


166

Fig. 9.17 Sintetizador de frecuencias

1. Una vez elegido el rango de frecuencias, a partir de fmin se fijan los valores de R2 y C1,

utilizando la fig. 9.19 de la hoja de datos. En este ejemplo, fmin = 10 kHz. Suponiendo una

polarización VDD = 5 V, una posibilidad sería R2 = 100 k y C1 = 50 pF. (Obsérvese que la

elección de R2 y C1 no es única).

2. A partir del cociente fmax / fmin se fija el cociente R2 / R1, utilizando la figura 9.20 de la

hoja de datos. También se muestra en el apéndice B. Puesto que R2 ya está fijada, se obtiene el

valor de R1. En nuestro ejemplo, fmax / fmin = 3. De la curva correspondiente a VDD = 5 V, se

obtiene R2 / R1 2.7. Por lo tanto R1 = R2 / 2.7 = 37 k.

9.10.6 Rango de enganche y Rango de Captura del PLL

El rango de frecuencias en el que el circuito continúa enganchado si inicialmente lo

estaba se conoce como rango de enganche. Idealmente este rango es: 2fL = 2 (fmax – f0) = fmax

– fmin

El rango de frecuencias en las que el circuito es capaz de enganchar si inicialmente no

lo estaba se conoce como rango de captura. El rango de enganche es mayor o igual que el

rango de captura.

9.10.7 Multiplicación de frecuencia con PLL

Considerando el circuito completo de la figura 9.17. La relación entre las frecuencias

de las señales COMPIN y VCOOUT será:


167

n

VCOOUTCOMPIN

(9.28)

Fig. 9. 19 Cálculo de en función de la frecuencia[21]

Cuando el lazo está “enganchado”, de acuerdo con la discusión anterior, la frecuencia de

COMPIN será igual a la de la señal de referencia SIGIN, para que la salida del comparador de


168

fase sea estable. La frecuencia de la señal de salida del VCO será n veces la frecuencia de la

señal de referencia, con lo cual se consigue una multiplicación de frecuencia.

Fig. 9.20 Relación de R2/R1 en función de la relación fmáx/fmín [21]

9.10.8 Diseño del filtro pasa baja

Este filtro difiere de un simple filtro RC ya que se ha añadido una resistencia adicional

(R4) en serie con el condensador. Esta resistencia se incluye por razones de estabilidad. Si la

ganancia total del lazo supera la unidad con un desfase de 180º, entonces el circuito es

inestable. Para el cálculo de la ganancia total del lazo, habría que multiplicar las ganancias de

cada bloque. La ganancia del comparador de fase (Kp) es VCC / para el PC1 y VCC / 4 para el

PC2 (obtenido a partir de las hojas de datos de componentes similares). La ganancia del filtro

viene dada por:


169

243

24

1

1

CRRj

CRjKF

(9.29)

La ganancia para la frecuencia de salida del VCO es aproximadamente:

DD

LVCOoutVCO

V

fK

22

VCO IN

(9.30)

En la ecuación (9.30) se ha supuesto un comportamiento ideal del VCO, de modo que

se barre todo el rango de frecuencia fmax – fmin = 2fL a lo largo de de todo el rango para VCOIN

entre 0 y VDD, de forma lineal. En la práctica habría que calcular la ganancia restringiéndonos

al rango de valores de VCOIN para el cual el comportamiento es lineal.

El divisor de frecuencia introduce una ganancia 1/n

Por último, se debe tener en cuenta que la señal que utiliza el comparador de fase es

(valga la redundancia) la fase de la salida del VCO; es decir, la integral de la frecuencia. Por lo

tanto, en el cálculo de la ganancia total del lazo habrá que incluir un factor 1/j.

Justamente esta integración es la razón de añadir la resistencia R4 en el filtro. El factor

1/j introduce un polo en el origen. Un filtro RC normal, introduciría un segundo polo, Cada

polo introduce un desfase de 90º, con lo cual, el efecto conjunto de los dos polos sería un

desfase de 180º para frecuencias en las que la ganancia estaría por encima de 1, con lo cual el

sistema sería inestable. Al añadir la resistencia R4, la función de transferencia del filtro

presenta un polo y un cero a frecuencia superior. Si el cero se sitúa al menos una década por

debajo de la frecuencia para la cual la ganancia del lazo es la unidad, se garantiza un desfase

de 90º para esa frecuencia y el sistema será estable.

9.11 Ejercicios Propuestos

9.11.1 Considere el PLL de la Fig. 9.4, donde:

Determine:


170

a.

b. Voltaje de salida del PLL =

c. Voltaje de salida del filtro

9.11.2 Considere el PLL de la Fig. 9.21 que trabaja como “sintetizador de frecuencias” que

van desde hasta en pasos de con una frecuencia de oscilación libre de

500 KHz y una señal de entrada sinusoidal con frecuencia de 10 KHz.

Fig. 9.21 Sintetizador del Ejercicio 9.11.2

a. Determinar los valores máximo y mínimo del divisor de frecuencia de entrada: M.

b. Calcular los voltajes máximo y mínimo de entrada al VCO.

c. Determinar los valores máximo y mínimo del divisor de frecuencias del VCO: N

NOTA: Emplear y

9.11.3 Un PLL (Fig. 9.4) tiene los siguientes parámetros:

[ ] Para una señal de entrada

constante:

a.

b.

Encontrar en cada caso el valor de .

9.11.4 El PLL de la Fig. 9.22 es utilizado para generar una señal portadora en frecuencia

y en fase con la señal modulada de entrada con las siguientes características:

Rango de seguimiento de 15 KHz y un VCO con [ ].

Determine:

a. El tipo de comparador digital de fase.

b. Gráfica de transferencia: , empleando los niveles TTL.


171

c. Halle la ganancia del comparador de fase: .

d. Calcule la frecuencia de corte del filtro para máxima respuesta plana del PLL.

Fig.9.22 Ejercicio 9.11.4


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