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2Arria Vデバイスでのトランシーバ・クロッキング

2013.05.06

AV53002 署名フィードバック

この章では、 Arria® Vのトランシーバ・クロッキング・アーキテクチャについて説明します。この章では、トランシーバがFPGAファブリックに接続されている場合の動作で必要なクロック、内部クロッキング・アーキテクチャ、およびクロッキング・オプションについて説明します。

図 2-1: トランシーバ・クロッキング・アーキテクチャの概要

Transceivers

FPGAFabricFPGA Fabric-Transceiver

Interface Clocks

Transmit PLLor CDR (1)

Input Reference Clock

注：（1）送信フェーズ・ロック・ループ（PLL）がCMU PLL（チャンネルPLL）、fPLLに（フラクショナルPLLクロック）またはATX PLL（のArria V GZデバイスの場合のみ）になることができます。

TransceiverChannels

Internal Clocks

関連情報

Arria V Device Handbook: Known IssuesArria Vデバイス・ハンドブックで更新される章を示します。

入力基準クロッキングトランスミッタPLLおよびCDRの基準クロックは、トランシーバの動作に必要なクロックを生成します。

ISO9001:2008登録済

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101 Innovation Drive, San Jose, CA 95134

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mailto:[email protected]?subject=�� (AV53002 2013.05.06): Arria V��&body=��

http://www.altera.com/support/kdb/solutions/rd10262011_653.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



表2-1: 入力基準クロック・ソース

ジッタ性能2CDR

トランスミッタPLLソース

fPLLCMU PLL <= 6.5536 GbpsCMU PLL > 6.5536 Gbps3ATX PLL1

1使

用

可

使

用

可

使用可使用可使用可専用refclkピン

2使

用

可

使

用

可

使用可使用可使用可REFCLK

3使

用

可

使

用

可

使用可使用不可使用可兼用RX/REFCLKピン

4使

用

可

使

用

可

使用可使用不可使用不可fPLL

5使

用

不

可

使

用

不

可

使用不可使用不可使用不可汎用CLKピン

6使

用

不

可

使

用

不

可

使用不可使用不可使用不可コア・クロッ

ク・ネットワー

ク（GCLK、RCLK、PCLK）

1ATX PLLは、Arria V GZデバイスのみで使用可能です。

2数字が小さいほどジッタ性能が向上します。

3GTおよびSTデバイスでは10 Gbpsチャネルに、GZデバイスでは12.5 Gbpsチャネルに適用可能です。ジッタ性能を向上させるには、6.5536Gbpsより大きいデータ・レートでは専用refclkピンを使用します。

Arria Vデバイスでのトランシーバ・クロッキングAltera Corporation

フィードバック

AV53002入力基準クロッキング2-2 2013.05.06

ネットワーク

mailto:[email protected]?subject=�� Arria V�� (AV53002 2013.05.06)&body=��

図 2-2: 専用refclkピンおよび基準クロック・ネットワーク

以下の図では、チャネルPLLに対する専用refclkピンの接続を示しています。refclkピンを直接チャネルPLL（CMUまたはCDRのどちらか一方としてコンフィギュレーションできるPLL）に接続できるには、バンク内のチャネル1および4のみです。

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0

Dedicated refclk Pin

fPLL0

ReferenceClock Network

N (1)

図 2-3: Arria V GZデバイスの専用refclkピンおよび基準クロック・ネットワーク

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0


fPLL0


N (1)

ATXPLL

/2

ATX PLLは、Arria V GZデバイスのみで使用可能です。注:

Altera CorporationArria Vデバイスでのトランシーバ・クロッキング


2-3入力基準クロッキングAV530022013.05.06


図 2-4: 6.5536 Gbps超のシリアル・データ・レートでチャネル動作を駆動するCMU PLLの入力基準クロック・ソース

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0



表2-2: Arria V GZデバイスの入力基準クロックの電気的仕様

終端カップリングI/O規格プロトコル

オンチップ4AC

• 1.2V PCML、1.4 PCML• 1.4V PCML• 1.5V PCML• 2.5V PCML• 差動LVPECL• LVDS

PCI Express（PCIe）

オフチップ6DC• HCSL5

オンチップ4AC• 1.2V PCML、1.4 PCML

• 1.4V PCML• 1.5V PCML• 2.5V PCML• 差動LVPECL• LVDS

他のすべてのプロトコル

PCIe基準クロックにHCSL I/O規格を選択している場合、以下のアサインメントをプロジェクトのQuartus設定ファイル（.qsf）に追加します：

注:

set_instance_assignment -name INPUT_TERMINATION OFF -to<refclk_pin_name>

4サポートされている終端値について詳しくは、Arria Vデバイス・データシートのDC特性の項を参照してください。

5IPCIeモードでは、PCIeプロトコルに準拠する必要がある場合、基準クロックにHCSL規格を選択するオプションがあります。PCIeモードにトランシーバをコンフィギュレーションしている場合は、このI/O規格オプションのみ選択できます。

6終端方法の例については、図2-5を参照してください。



AV53002入力基準クロッキング2-4 2013.05.06


図 2-5: Arria V GZデバイスのHCSLとしてコンフィギュレーションされているときの基準クロック信号の終端方法

PCI Express(HCSL)refclkSource

refclk +

refclk -

Arria V GZRs

Rs

Rp = 50 Ω Rp = 50 Ω

• 基準クロック信号がPCIe仕様に準拠したクロック・ソースから生成されている場合、バイアスは不要です。

• PCIeクロック・ソース・ベンダで推奨されているようにRsとRp（またはいずれか一方）の抵抗値を選択します。

注:

関連情報

Arria Vデバイス・データシート

基準クロック・ネットワーク専用refclkピンは、（Arria VGZデバイスの）複数のチャネルPLL、フラクショナルPLL、またはATXPLLに対して基準クロックを提供できます。

同一の入力基準クロック周波数の複数のトランスミッタPLLおよびCDRを使用しているデザインでは、同じ専用refclkピンを共有できます。各専用refclkピンは、基準クロック・ネットワークを使用することで、任意のトランスミッタPLLまたはCDRをデバイスの同じ側で駆動できます。

兼用RX/refclkピンレシーバとして使用していない場合、RX差動ペアは、追加の入力基準クロック・ソースとして使用できます。RXピンからのクロックは、デバイスの片側にあるすべてのチャネルにまたがるRXクロック・ネットワークを供給します。

1度にチャネル3個毎に入力基準クロックとして使用できるRX差動ペアは1つのみです。以下の図は、兼用RX/refclk差動ピンを入力基準クロック・ソースおよびRXクロック・ネットワークとして使用する場合を示しています。

• 他のバンクからのRX差動ペアは、デバイスの同じ側で入力基準クロック・ピンとして使用できます。

• 兼用RX差動ピンをrefclkピンとして使用している場合、refclkの切り替えはできません。

注:



2-5基準クロック・ネットワークAV530022013.05.06

http://www.altera.com/literature/hb/arria-v/av_51002.pdf


図 2-6: 入力基準クロックとしての兼用RX/refclkピン

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0

Dual-Purpose RX/refclk Pin fPLL0

RX ClockNetwork

N (1)

Dual-Purpose RX/refclk Pin


注（1）：Nは3で割った側のトランシーバ·チャンネルの数です。

図 2-7: GZデバイスでの入力基準クロックとしての兼用RX/refclkピン

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0

Dual-Purpose RX/refclk Pin fPLL0

RX ClockNetwork

N (1)



ATXPLL(2)

注（1）：Nは3で割った側のトランシーバ·チャンネルの数です。注（2）：ATX PLLはArria V GZデバイスにのみ使用できます。

フラクショナルPLL（fPLL）fPLLクロック出力は、トランスミッタPLLまたはCDRに対する入力基準クロック・ソースとして使用できます。

fPLLをトランスミッタPLLまたはCDRにカスケードすると、トランスミッタPLLまたはCDRでサポートされていない入力基準クロックを使用できます。fPLLは、トランスミッタPLLまたはCDRでサポートされている入力基準クロックを合成します。

fPLLは、3個のトランシーバ・チャネルの各グループに使用可能です。各fPLLは、デバイスの同じ側にあるトランスミッタPLLまたはCDRに入力基準クロックを提供するfPLLカスケード・クロック・ネットワークの2本のラインのうち1つを駆動します。fPLLは、小数モードおよび整数モード



AV53002フラクショナルPLL（fPLL）2-6 2013.05.06


をサポートしています。小数モードでは、サポートされている周波数のクロックを合成することができ、整数モードでは入力クロックの整数倍または整数ファクタの出力クロックを合成できます。例えば、fPLLは100MHzのクロックを使って整数モードでは50MHzまたは200MHzのクロックを、小数モードでは614.4 MHzのクロックをそれぞれ合成できます。

fPLLは送信PLLとしても使用できます。注:

図 2-8: 入力基準クロックとしてのfPLLクロック出力

Channel PLLCH2

Channel PLLCH1

Channel PLLCH0

fPLL CascadeClock Network

fPLL0

2

内部クロッキング内部クロッキングのアーキテクチャにおいて、フィジカル・コーディング・サブレイヤ（PCS）コンフィギュレーションやチャネル結合オプションによって、さまざまなトランシーバ・クロッ

ク・パスを構成できます。

表2-3: 内部クロッキングのサブセクション

以下の表にラベルを示し、トランシーバ内部クロッキングの3つのセクションを図に示します。

説明対象ラベル

トランスミッタPLLからチャネルへのクロック分配トランスミッタ・クロッ

ク・ネットワーク

A

トランスミッタ・チャネル・データパス内のクロッキング・

アーキテクチャ

トランスミッタ・クロッキ

ング

B

レシーバ・チャネル・データパス内のクロッキング・アーキ

テクチャ

レシーバ・クロッキングC



2-7内部クロッキングAV530022013.05.06


図 2-9: 内部クロッキング

TransmitPLL

×1 ×6Clock Lines

×N

TransmitterClock

Network

Transceiver Channel

Transmitter

A

Receiver

CDR rx_serial_data

tx_serial_data

InputReference Clock

InputReference Clock

Transceiver Channel

Transmitter

Receiver

CDR rx_serial_data

tx_serial_data

B

C

(1)

Arria VGZデバイスでは、x6クロック・ラインは最大12.5Gbpsのデータ・レートをサポートしており、xNクロック・ラインは最大9.8304 Gbpsのデータ・レートをサポートしています。

注:

トランスミッタ・クロック・ネットワークトランスミッタPLLは、ATX PLL、（GZデバイスのみで）CMU PLL、およびfPLLから構成されています。

CMU PLLはすべて同一のアーキテクチャですが、以下のような違いがあります：

• 用途機能：チャネル1および4のCMUPLLはトランスミッタ・クロック・ネットワークへアクセスしてクロック分配が可能ですが、他のPLLは同じチャネル内のトランスミッタのみのクロックが可能です。

• パフォーマンス：GXおよびSXでは最大6.5536 Gbps、GTおよびSTデバイスではチャネル1および4のCMU PLLを除いて最大6.5536 Gbps、GTおよびSTデバイスではチャネル1および4のCMUPLLでは最大10.3125 Gbpsをサポートしています。GZデバイスでは、チャネル1および4のCMUPLLは最大12.5 Gbpsまでトランシーバ・チャネルを駆動できます。



AV53002トランスミッタ・クロック・ネットワーク2-8 2013.05.06


表2-4: トランシーバ・バンク内の各ATX（GZデバイス）およびCMU PLLの用途機能

用途機能

CMU PLLの最大性能（Gbps）

ATX / CMU PLLの最大性能

（Gbps）

クロッ

ク・

ネット

ワー

ク・ア

クセス

トランシーバ・

バンク内のCMUPLLの位置 GTおよび

STデバイス

GXおよびSXデバイス

GZデバイスのみ

同一チャネル内のトランスミッタのみクロックします。

6.55366.553612.5使用不可

CH 0

同一チャネル内のトランスミッタのみ、およびクロック・ネットワークを介して他のチャネルをクロックします。

10.31256.553612.5使用可CH 1


6.55366.553612.5使用不可

CH 2


6.55366.553612.5使用不可

CH 3

同一チャネル内のトランスミッタのみ、およびクロック・ネットワークを介して他のチャネルをクロックします。

10.31256.553612.5使用可CH 4


6.55366.553612.5使用不可

CH 5

トランシーバ・バンクに隣接しているfPLLは、最大3.125 Gbpsのトランシーバをクロッキングするために追加のトランスミッタPLLソースを提供します。6個のチャネルのすべてのトランシーバ・バンクで2つのfPLL、または3個のチャネルのバンクで1つのfPLLが、トランスミッタPLLとして使用可能です。

トランスミッタ・クロック・ネットワークは、トランスミッタPLLからトランスミッタ・チャネルにクロックを配線します。図2-9に示すように、トランスミッタ・クロック・ネットワークは送信PLLからトランスミッタ・チャネルにクロックを配線します。クロック・ディバイダは、トランスミッタ・チャネルに2つのクロックを提供します：

• シリアル・クロック—シリアライザ用の高速クロック• パラレル・クロック—シリアライザとPCS用の低速クロック

ArriaVトランシーバは、非結合と結合の両方のトランシーバ・クロッキング・コンフィギュレーションをサポートしています：



2-9トランスミッタ・クロック・ネットワークAV530022013.05.06


• 非結合コンフィギュレーション—送信PLLからのシリアル・クロックのみ、トランスミッタ・チャネルに配線されます。各チャネルのクロック・ディバイダは、ローカル・パラレル・クロックを生成します。非結合コンフィギュレーションでは、x1およびxN（ネイティブPHY IPのみ）クロック・ラインが使用されます。このコンフィギュレーションは、6 Gbps、10 Gbpsおよび12.5 Gbps（GZデバイスのみ）のトランシーバで使用可能です。

• 結合コンフィギュレーション—シリアル・クロックとパラレル・クロックの両方は、チャネル1または4のセントラル・クロック・ディバイダから結合トランスミッタ・チャネルに配線されます。結合コンフィギュレーションでは、x6およびxNのクロック・ラインが使用されます。このコンフィギュレーションは、6 Gbpsのトランシーバのみで使用可能です。Arria V GZデバイスは、x6のクロック・ラインでは最大12.5 Gbpsのデータ・レート、xNのクロック・ラインではPCIe使用時に8 Gbps、ネイティブPHY IP使用時に9.8304 Gbpsのデータ・レートまでサポートできます。

トランスミッタ・クロック・ネットワークは、x1（x1およびx1_fPLL）、x6およびxNのクロック・ラインから構成されています。

表2-5: x1、x6、およびxNのクロック・ラインの特性

xNx6_fPLLx6x1_fPLLx1特性

x6クロック・ライン（シリアル・クロックおよびパラレル・クロック）

x1_fPLLラインを介したfPLL。バンクのCH 1またはCH 4のセントラル・クロック・ディバイダ・リソースが使用されます（シリアル・クロックおよびパラレル・クロック）。しかし、CH 1またはCH 4はレシーバCDRとして使用できます。

バンクのCH 1またはCH 4からのセントラル・クロック・ディバイダ（シリアル・クロックおよびパラレル・クロック）

トランシーバに隣接するfPLL（シリアル・クロックのみ）

バンクのCH 1またはCH 4からのCMU PLL（シリアル・クロックのみ）

クロック・ソース

3.1253.1256.55363.12510.3125（GTおよびST）6.5536（GXおよびSX）

最大データ・レート（Gbps）

デバイスの同じ側にあるすべてのチャネル

トランシーバ・バンク内


3個のチャネルのグループ内（0、1、2、または3、4、5）


クロック・ライン・スパン





xNx6_fPLLx6x1_fPLLx1特性

使用可使用不可使用可使用可使用可非結合コンフィギュレーション

使用可使用可使用可使用不可使用不可結合コンフィギュレーション

表2-6: Arria V GZデバイスのクロック・ソースおよびクロック・ネットワークでサポートされているデータ・レートとスパン

スパン結合最大デー

タ・レート

クロック・ソーストラン

シー

バ・

チャネ

ル

クロック・

ネットワーク

トランシーバ・バンク

使用不可

12.5 Gbps7トランシーバ・ブロック内のCMU PLL

GXx1トランシーバPCS12.5 Gbps7トランシーバ・バンク内のCMU

PLL

fPLLは、トランシーバ・バンクの上位または下位の3チャネルのみにまたがることができます。

3.125Gbpsトランシーバ・バンク内のfPLL

7最高速のスピード・グレードのみです。他のスピード・グレードについて詳しくは、ArriaVデバイス・データシートを参照してください。






タ・レート


シー

バ・

チャネ

ル

クロック・

ネットワーク

xNラインは、デバイスの片側にまたがります。指定されているデータレートでは、TX PLLより上および下のそれぞれ最大13個のデータ・チャネルを駆動することができます。

使用不可

8 Gbpsトランシーバ・バンクのATXPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックのみを受信します。

GXxN（ネイティブPHY）

7.99 Gbpsトランシーバ・バンクのチャネルPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックのみを受信します。

3.125 Gbpsトランシーバ・バンクのfPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックのみを受信します。






タ・レート


シー

バ・

チャネ

ル

クロック・

ネットワーク

トランシーバ・バンク使用可

12.5 Gbps7トランシーバ・バンクのATXPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。x6クロック・ラインは、セントラル・クロック・ディバイダからシリアル・クロックとパラレル・クロックの両方を受信します。

GX

x6

12.5 Gbps7チャネル（CMU）PLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。x6クロック・ラインは、セントラル・クロック・ディバイダからシリアル・クロックとパラレル・クロックの両方を受信します。

3.125 GbpsfPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。x6クロック・ラインは、セントラル・クロック・ディバイダからシリアル・クロックとパラレル・クロックの両方を受信します。

使用可

12.5 Gbps7x6 PLLフィードバック補正

8






タ・レート


シー

バ・

チャネ

ル

クロック・

ネットワーク

x6ラインは、トランシーバ・バンクにまたがります。デバイスの片側全体をまたぐPLLフィードバック補正パスを介せば、複数のトランシーバ・バンクにまたがるx6ラインも結合できます。

結合トランシーバ・バンク毎に１つのATXPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダはx6クロック・ラインを駆動し、フィードバック・パスをATX PLLに提供します。x6クロック・ラインは、セントラル・クロック・ディバイダからシリアル・クロックとパラレル・クロックの両方を受信します。

12.5 Gbps7結合トランシーバ・バンク毎に１つのCMUPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダはx6クロック・ラインを駆動し、フィードバック・パスをCMUPLLに提供します。x6クロック・ラインは、セントラル・クロック・ディバイダからシリアル・クロックとパラレル・クロックの両方を受信します。

8送信PLLの入力基準クロック周波数は、PCS結合チャネルをクロックするパラレル・クロック周波数と同じである必要があります。






タ・レート


シー

バ・

チャネ

ル

クロック・

ネットワーク

xNラインはデバイスの片側にまたがりますが、最大8個の隣接したデータ・チャネルまで結合が可能です。

使用可8 GbpsATXまたはチャネル（CMU）PLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダはx6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックとパラレル・クロックの両方を受信します。

GXxN (PCIe)9

9PCIe x8コンフィギュレーションについて詳しくは、ArriaVGZデバイスでのトランシーバ・コンフィギュレーションの章を参照してください。






タ・レート


シー

バ・

チャネ

ル

クロック・

ネットワーク

xNラインはデバイスの片側にまたがります。指定されているデータレートでは、TX PLLより上および下のそれぞれ最大7個のデータ・チャネルを結合することができます。

使用可9.8304Gbps

トランシーバ・バンクのATXPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックとパラレル・クロックの両方を受信します。

GXxN（ネイティブPHY）


使用可8 Gbps


使用可

7.99 Gbpsトランシーバ・バンクのチャネル（CMU）PLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックとパラレル・クロックの両方を受信します。

3.125 Gbpsトランシーバ・バンクのfPLLがCH1およびCH4のセントラル・クロック・ディバイダにシリアル・クロックを提供します。トランシーバ・バンクのセントラル・クロック・ディバイダは、x6クロック・ラインを駆動します。xNクロック・ラインは、x6クロック・ラインからシリアル・クロックとパラレル・クロックの両方を受信します。





図 2-10: x1クロック・ライン・アーキテクチャ（最大6.5536 Gbps）

Local Clock DividerCH5

CMU PLL

fPLL 1

fPLL 0


CMU PLL


CMU PLL


CMU PLL


CMU PLL

Local Clock Divider

注：この図に示されているすべてのクロック・ラインは、シリアル・クロックのみ持っています。x1_fPLLは、データ・レートの最大3.125 Gbpsのみサポートすることができます。

CH0CMU PLL

x1_top x1_bot x1_fPLL

x1_fPLL

x1クロック・ラインは、チャネル1および4からのCMUPLLのシリアル・クロックによって駆動されます。x1クロック・ラインのシリアル・クロックは、その後トランシーバ・バンク内のすべてのチャネルのローカルおよびセントラル・クロック・ディバイダに分配されます。

x1_fPLLクロック・ラインは、隣接するfPLLのシリアル・クロックによって駆動されます。x1_fPLLクロック・ラインのシリアル・クロックは、その後3個のチャネル・グループ（0、1、2または3、4、5）内のチャネルのローカルおよびセントラル・クロック・ディバイダに分配されます。





図 2-11: x1クロック・ライン・アーキテクチャ（6.5536より大きい場合）


CMU PLL


CMU PLL


CMU PLL


CMU PLL


CMU PLL


CMU PLL

x1_top x1_bot

注：この図に示されているすべてのクロック・ラインは、シリアル・クロックのみ持っています。

シリアル・データ・レートが6.5536Gbpsを超える場合です（GTおよびSTデバイスの10Gbpsのチャネルのみ）。x1クロック・ラインは、チャネル1および4からのCMU PLLのシリアル・クロックによって駆動されます。x1クロック・ラインのシリアル・クロックは、その後トランシーバ・バンク内のすべてのチャネルのローカルおよびセントラル・クロック・ディバイダに分配されます。チャネルPLLをCMU PLLとしてコンフィギュレーションしてローカル・クロック・ディバイダを駆動する場合、またはそのチャネル自身のセントラル・クロック・ディバイダを駆動す

注:

る場合は、チャネルPLLをCDRとして使用できません。CDRなしで、チャネルはトランスミッタ・チャネルとしてのみ使用できます。





図 2-12: GZデバイスでのx1クロック・ライン・アーキテクチャ（最大12.5 Gbps）


CMU PLL

fPLL 1

fPLL 0


CMU PLL


CMU PLL


CMU PLL


CMU PLL

Local Clock Divider

x1_fPLL注：この図に示されているすべてのクロック・ラインは、シリアル・クロックのみ持っています。Arria V GZデバイスでは、fPLLsは最大3.125　Gbpsのみサポートしています。

CH0CMU PLL

x1 x1 x1_fPLLx1 x1

ATXPLL

ATXPLL





図 2-13: x6およびxNクロック・ライン・アーキテクチャ


x6_top x6_bot xN_top xN_bot

Central ClockCH4



Central ClockCH1



x6_top x6_botxN_top xN_bot

Central ClockCH4



Central ClockCH1



x6_top x6_bot

xN_top xN_bot

Central ClockCH4



Central ClockCH1

Local Clock Divider

xN_top xN_bot llel clocks.

CH0

x6クロック・ラインは、チャネル1および4のセントラル・クロック・ディバイダからのシリアル・クロックとパラレル・クロックによって駆動されます。バンク内のチャネルでは、x6クロック・ラインのシリアル・クロックとパラレル・クロックは、その後トランシーバ・バンク内のすべてのチャネルに分配されます。

xNクロック・ラインは、x6クロック・ラインでのクロッキングを、デバイスの同じ側のチャネル全体に拡張します。xNクロック・ラインによる拡張では、クロックはx6クロック・ラインで供給される必要があります。x6クロック・ラインのシリアル・クロックとパラレル・クロックは、トランシーバ・バンク内のすべてのチャネルに分配されます。シリアル・クロックとパラレル・クロックは、xNクロック・ラインを使用して、バンクを超えて他のチャネルにも分配されます。





結合コンフィギュレーションでは、x6クロック・ラインまたはxNクロック・ラインからのシリアル・クロックとパラレル・クロックは、すべての結合チャネルによって受信されて、シリアライザに直接供給されます。非結合コンフィギュレーションでは、すべての非結合チャネルのクロック・ディバイダがx6クロック・ラインまたはxNクロック・ラインからシリアル・クロックを受信して、シリアライザに対して個別のパラレル・クロックを生成します。

• 結合コンフィギュレーションでは、結合チャネルはチャネル間にギャップが入ることなく連続的に配置されている必要があります。ただし、ギャップ・チャネルとしてCMUPLLを配置することはできます。

• xNの結合コンフィギュレーションは、PIPEおよびネイティブPHY IPのみでサポートされています。

注:

関連情報

Arria V GZデバイスでのトランシーバ・コンフィギュレーション

Arria Vデバイス・データシート

トランスミッタ・クロッキングトランスミッタ（TX）クロッキングは、トランシーバのTXチャネル内部のクロッキング・アーキテクチャを示します。

以下の図では、クロック・ディバイダがシリアライザにシリアル・クロックを、シリアライザとTXPCSにパラレル・クロックをそれぞれ渡す方法を示しています。バイト・シリアライザが使用されていない場合、パラレル・クロックは最大でTXフェーズ補正FIFOのリード側まですべてのブロックをクロックするために使用されます。バイト・シリアライザのあるコンフィギュレーションでは、パラレル・クロックはバイト・シリアライザおよびTXフェーズ補正FIFOのリード側用に係数2で分割されます。TXフェーズ補正FIFOのリード側のクロックはFPGAファブリックに転送されて、FPGAファブリックとトランシーバを接続します。

図2-14:トランスミッタPCSおよびPMAのコンフィギュレーションでのクロッキング・アーキテクチャ

Transmitter PCSTransmitter PMA FPGA Fabric

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip

Seria

lizer

tx_seria

l_data

tx_parallel_data

/2

tx_coreclkin /tx_std_coreclkin

tx_clkout /tx_std_clkout

Both Parallel and Serial Clocks

Local/Centralclock divider

Serial ClockParallel ClockData PathTransmitter



2-21トランスミッタ・クロッキングAV530022013.05.06




表2-7: すべてのTX PCSブロックのクロック・ソース

クロック・ソースサイドPCSブロック

tx_clkoutまたはtx_coreclkinによって駆動されるFPGAファブリック・ライト・クロック

書き込み

TXフェーズ補正FIFO tx_clkoutとしてFPGAファブリックに転送されるパラレル・ク

ロック（分割）読み出し

係数1（イネーブルしていない場合）または係数2（イネーブルしている場合）で分割されるパラレル・クロック

書き込みバイト・シリアライザ

パラレル・クロック読み出し

パラレル・クロック—8B/10Bエンコーダ

パラレル・クロック—TXビット・スリップ

次の図は、トランスミッタPMAコンフィギュレーションでクロック・ディバイダがシリアライザにパラレル・クロックを渡す方法を示しています。パラレル・クロックはFPGAファブリックに転送されて、PCSブロックをバイパスしながらFPGAファブリックとTX PMAを直接接続します。

図 2-15: トランスミッタPMAのみのコンフィギュレーションでのクロッキング・アーキテクチャ

Transmitter PCS (Not Enabled)Transmitter PMA FPGA Fabric

Seria

lizer

tx_seria

l_data

tx_pma_parallel data

tx_pma_clkoutLocal/CentralClock Divider

Both Parallel and Serial ClocksSerial ClockParallel ClockData Path

GZデバイスでのトランスミッタ10G PCSクロッキング

以下の図は、トランスミッタ10G PCSおよびトランスミッタ・フィジカル・メディア・アタッチメント（PMA）でのクロッキング方法を示しています。クロック・ディバイダ・ブロックは、トランスミッタPMAのシリアライザにシリアル・クロックを、トランスミッタPCSにパラレル・クロックをそれぞれ渡します。10G PCSチャネルでは、パラレル・クロックは最大でトランスミッタ（TX）FIFOのリード側まですべてのブロックによって使用されます。



AV53002トランスミッタ・クロッキング2-22 2013.05.06


図 2-16: GZデバイスでのトランスミッタ10G PCSクロッキング

Transmitter 10G PCSTransmitter PMA

TX FIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

64B/66

BEn

code

ran

dTXSM

Scramb

ler

Disparity

Gene

rator

TXGe

arBo

xan

dBitslip

Seria

lizer

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)

tx_coreclkin /tx_10g_coreclkin

tx_clkout /tx_10g_clkout

Serial Clock(From the ×1 Clock Lines)

Central/ Local Clock Divider

Parallel and Serial Clocks(To the ×6 clock lines) (1)

(2)Parallel ClockSerial Clock

FPGAFabric

Parallel and Serial Clocks

CMU PLL

非結合チャネル・コンフィギュレーション非結合コンフィギュレーションでのチャネル・クロック・パスは、x1、またはx6とxNのクロック・ラインによって駆動できます。

表2-8: 非結合コンフィギュレーションでのクロック・パス

以下の表は、使用するクロック・ラインごとに、非結合コンフィギュレーションでのATXPLL、CMUPLL、およびfPLLのTX PLLとしてのクロック・パスを示しています。

クロック・パストランスミッタPLLクロック・ラ

イン

ATX PLL » x1 »個別のクロック・ディバイダ »シリアライザATX PLL10

x1 CMU PLL » x1 »個別のクロック・ディバイダ »シリアライザCMU

fPLL » x1_fPLL »個別のクロック・ディバイダ »シリアライザfPLL

ATX PLL »セントラル・クロック・ディバイダ » x6 » xN »個別のクロック・ディバイダ »シリアライザ

ATX PLL10

x6、xNCMU PLL »セントラル・クロック・ディバイダ » x6 » xN »個別のクロック・ディバイダ »シリアライザ 11

CMU

fPLL » x1_fPLL »セントラル・クロック・ディバイダ » x6 » xN »個別のクロック・ディバイダ »シリアライザ 11

fPLL

10ATX PLLはGZデバイスのみで使用可能です。

11TXPLLとしての同一バンク内の非結合チャネルはx6クロック・ラインからのクロックによって駆動されて、他のバンクのチャネルはxNクロック・ラインから駆動されます。



2-23非結合チャネル・コンフィギュレーションAV530022013.05.06


図 2-17: トランシーバ・バンク内のx1クロック・ラインを使用してCMU PLLによって駆動される3個の非結合トランスミッタ・チャネル

TX PCS Ch5TX PMA Ch5

Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Serial Clock

Channels 0, 1, 2

Parallel Clock

Unused Resources

Data Path

x1_top


Central Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider



AV53002非結合チャネル・コンフィギュレーション2-24 2013.05.06


図 2-18: トランシーバ・バンク内のx1クロック・ラインを使用してfPLLによって駆動される3個の非結合トランスミッタ・チャネル


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

x1_fPLL



CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

fPLL 1


Serial ClockParallel Clock

Unused Resources

Data Path





図 2-19: GZデバイスでの、トランシーバ・バンク内のx1クロック・ラインを使用してATX PLLによって駆動される3個の非結合トランスミッタ・チャネル


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

x1 clock line



CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Serial Clock

Parallel Clock

Unused Resources

Data Path

ATXPLL(1)





図 2-20:複数のトランシーバ・バンクにまたがるx6およびxNクロック・ラインを使用してCMU PLLによって駆動される3個の非結合トランスミッタ・チャネル

x6_topx6_bot

Both Parallel and Serial ClocksSerial ClockParallel Clock

Unused ResourcesData Path


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

xN_top

x6_topx6_bot

xN_top Channels 0, 1, 2


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider



CMU PLL

Seria

lizer

tx_serial_d

ata

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider





図2-21:複数のトランシーバ・バンクにまたがるx6およびxNクロック・ラインを使用してfPLLによって駆動される3個の非結合トランスミッタ・チャネル

x6_topx6_bot




Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

xN_top

x6_topx6_bot



Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider



CMU PLL

Seria

lizer

tx_serial_d

ata

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

x1_fPLL

fPLL 1

4個以上の非結合チャネルをドライブするためにfPLLを使用する場合、fPLLに隣接してセントラル・クロック・ディバイダがあるチャネルはトランスミッタとして使用できません。4個以上の非結合チャネルを駆動する場合、fPLLはセントラル・クロック・ディバイダを使用してx6クロック・ネットワークにアクセスします。そのため、ディバイダはトランスミッタを実装する上で使用できなくなります。xNの非結合コンフィギュレーションでは、セントラル・クロック・ディバイダがあるCH1またはCH4のトランシーバ・バンクは、このチャネルでパラレル・クロックを生成できないため、データ・チャネルとして使用できません。





結合チャネル・コンフィギュレーション結合コンフィギュレーションでのチャネル・クロック・パスは、x6およびxNクロック・ラインによって駆動されます。

表2-9: 結合コンフィギュレーションでのクロック・パス

以下の表は、使用するクロック・ラインごとに、結合コンフィギュレーションでのATX PLL、CMUPLL、およびfPLLのTX PLLとしてのクロック・パスを示しています。

クロック・パストランスミッタPLLクロック・ライン

CMU PLL »セントラル・クロック・ディバイダ » x6 » xN »シリアライザ

ATX PLL13

x6、xNCMU PLL »セントラル・クロック・ディバイダ » x6 » xN »シリアライザ

12CMU

fPLL » x1_fPLL »セントラル・クロック・ディバイダ » x6 »xN »シリアライザ 12

fPLL

ATX PLL »セントラル・クロック・ディバイダ » x6 »シリアライザ

ATX PLL 13

x6 PLLフィードバック補正

14CMU PLL »セントラル・クロック・ディバイダ » x6 »シリアライザ

CMU

12TX PLLとしての同一バンク内の結合チャネルは、x6クロック・ラインからのクロックによって駆動されて、他のバンクのチャネルはxNクロック・ラインから駆動されます。

13ATX PLLはGZデバイスのみで使用可能です。

14x6 PLLフィードバック補正はGZデバイスのみで使用可能です。



2-29結合チャネル・コンフィギュレーションAV530022013.05.06


図 2-22:複数のトランシーバ・バンクにまたがるx6およびxNクロック・ラインを使用してCMU PLLによって駆動される4個の結合トランスミッタ・チャネル

x6_topx6_bot




Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

xN_top

x6_topx6_bot



Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider



CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

チャネルPLLがCMUとしてコンフィギュレーションされていてそのチャネルのローカル・クロック・ディバイダまたはセントラル・クロック・ディバイダを駆動する場合、チャネル

注:

PLLはCDRとして使用できません。CDRなしで、チャネルはトランスミッタとしてのみ使用できます。



AV53002結合チャネル・コンフィギュレーション2-30 2013.05.06


図2-23:複数のトランシーバ・バンクにまたがるx6およびxNクロック・ラインを使用してfPLLによって駆動される4個の結合トランスミッタ・チャネル

x6_topx6_bot




Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

xN_top

x6_topx6_bot



Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider



CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider


Local Clock Divider

CMU PLL

Seria

lizer

tx_seria

l_data

Clock Divider

x1_fPLL

fPLL 1

• fPLLを使用して結合チャネルを駆動する場合、x6クロック・ラインにアクセスするfPLLクロック用にセントラル・クロック・ディバイダを使用するチャネルに対してロジカル・チャネル0を割り当てます。例として先の図を使用する場合、トランスミッタ・チャネル4のピン位置にtx_serial_data[0]を割り当てます。

• xNの結合コンフィギュレーションでは、セントラル・クロック・ディバイダがあるチャネル（CH1またはCH4）ではパラレル・クロックが生成できるため、このチャネルをデータ・チャネルとして使用できます。

注:





GZデバイスでのPLLフィードバック補正パスを使用する結合チャネル・コンフィギュレーション

PLLフィードバック補正パスを使用することによって、複数のバンクにまたがってチャネルを結合することができます。

PLLフィードバック補正パスはPCSブロックで使用されるパラレル・クロックをループして、トランスミッタPLLに戻ります。PLLフィードバック補正パスは、refclkを使用して全トランシーバ・バンクのPCSブロックをクロックするために使用されるパラレル・クロックに同期します。PLLフィードバック補正パスを使用して、各トランシーバ・バンクのクロック・ディバイダによって生じるチャネル間スキューを低減させることができます。

PLLフィードバック補正パスを使用してチャネルを結合するには、トランスミッタPLLで使用される入力基準クロック周波数は、同じチャネルのPCSをクロックするパラレル・クロックと同じ周波数である必要があります。

入力基準クロックの周波数がパラレル・クロックの周波数と異なる場合、fPLLを使用してパラレル・クロックと同じ周波数の入力基準クロックを合成します。

注:



AV53002結合チャネル・コンフィギュレーション2-32 2013.05.06


図 2-24: GZデバイスでのPLLフィードバック補正パスを使用して結合される3個のトランシーバ・バンク・チャネル

FPGAFabric

IncompatibleInput

ReferenceClock

CompatibleInput

ReferenceClock

ReferenceClock

Network

TransceiverBank

TransceiverBank

TransceiverBank

FractionalPLL

PCSPMAPCSPMA

PCSPMAPCSPMA

PCSPMAPCSPMA

Parallel Clock/n

TransmitterPLL (1)

Serial Clock

PLL FeedbackCompensationPath

tx_clkout (2)

PCSPMAPCSPMA

PCSPMAPCSPMA

PCSPMAPCSPMA

Parallel Clock/n

TransmitterPLL (1)

Serial Clock


tx_clkout (2)

PCSPMAPCSPMA

PCSPMAPCSPMA

PCSPMAPCSPMA

Parallel Clock/n

TransmitterPLL (1)

Serial Clock


tx_clkout (2)

• PLLフィードバック補正パスを使用してコンフィギュレーションされた結合チャネルのあるすべてのトランシーバ・バンクは、送信PLLを消費します。

• fPLLは、TX PLLとして使用される場合はPLLフィードバック補正をサポートしません。

注:





送信PLL結合コンフィギュレーションでのfPLLのためのトランシーバ・チャネル配置のガイドライン（GZデバイス以外）

結合コンフィギュレーションで送信PLLとしてコンフィギュレーションされているfPLLには、配置に制約があります。すべてのチャネルは1つのトランシーバ・バンク内に配置される必要があります。以下の図の例では、4つすべてのチャネルが1つのトランシーバ・バンク内に配置されなければなりません。リンクは2つのバンクをまたぐことはできません。チャネル配置は連続したものになります。

図 2-25: 送信PLL結合コンフィギュレーションでのfPLLのためのトランシーバ・チャネル配置

以下の図は、x4結合コンフィギュレーションの場合に許容されるチャネル配置です。ロジカル・レーン0は、CH1またはCH4のどちらか一方に配置される必要があります。

Xcvr Ch 5Xcvr Ch 4Xcvr Ch 3Xcvr Ch 2Xcvr Ch 1Xcvr Ch 0

fPLL BondingLogical Lane 0

Xcvr Ch 5Xcvr Ch 4Xcvr Ch 3Xcvr Ch 2Xcvr Ch 1Xcvr Ch 0

fPLL BondingLogical Lane 0

ロジカル・レーン0のアサインメントを別のトランシーバ・チャネルに変更するために、QSFアサインメント文を使用できます。

注:

レシーバ・クロッキングレシーバ・クロッキングは、トランシーバのレシーバ・チャネル内部のクロッキング・アーキテ

クチャを示します。

図 2-26: レシーバPCSおよびPMAのコンフィギュレーションでのクロッキング・アーキテクチャ

Receiver PMA Receiver PCS FPGA Fabric

Byte

Orde

ring

RXPh

ase

Comp

ensation

FIFO

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO

WordA

ligne

r

Deseria

lizer

CDR

rx_seria

l_data

rx_parallel_data

/2

rx_coreclkin /rx_std_coreclkin

Parallel Clock (from the Clock Divider)

Parallel Clock(Recovered)

InputReferenceClock Serial Clock

Parallel Clock

Data Path

rx_clkout /rx_std_clkout



AV53002レシーバ・クロッキング2-34 2013.05.06


各チャネルのPMAのCDRは、受信データからシリアル・クロックを復元して、（復元）シリアル・クロックを分割することで（復元）パラレル・クロックを生成します。デシリアライザは両方のクロックを使用します。レシーバPCSは、レシーバ・チャネルのコンフィギュレーションに応じて、以下のクロックを使用できます：

• PMAのCDRからの（復元）パラレル・クロック• チャネルのトランスミッタPCSによって使用されるクロック・ディバイダからのパラレル・クロック

表2-10: すべてのレシーバPCSブロックのクロック・ソース

クロック・ソースサイドブロックPCS

パラレル・クロック（復元）-ワード・アライナ

スタンダード

パラレル・クロック（復元）書き込みレート・マッチFIFO クロック・ディバイダからのパラレル・ク

ロック読み出し

• レート・マッチFIFOは（復元）パラレル・クロックで使用されません。

• レート・マッチFIFOはクロック・ディバイダからのパラレル・クロックで使用されます。

-8B/10Bデコーダ

• レート・マッチFIFOは（復元）パラレル・クロックで使用されません。

• レート・マッチFIFOはクロック・ディバイダからのパラレル・クロックで使用されます。

書き込み

バイト・デシリアライザ

1または2のデシリアライゼーション・ファクタに応じてライト側クロックの分周バージョン（これも（分周）パラレル・クロックと呼ばれる）

読み出し

（分周）パラレル・クロック-バイト・オーダリング

（分周）パラレル・クロック。このクロックはFPGAファブリックにも転送されます。

書き込みレシーバ・フェーズ補正FIFO FPGAファブリックから供給されるクロック読み出し

15Arria V GZのみで使用可能です。

16ループバック・モードについて詳しくは、Arria Vデバイスのトランシーバ・ループバック・サポートの章を参照してください。



2-35レシーバ・クロッキングAV530022013.05.06


クロック・ソースサイドブロックPCS

• 通常モード：（復元）パラレル・クロック

• ループバック・モード：クロック・ディバイダからのパラレル・クロック。

16

他のすべてのPCSブロック10G15

図 2-27: レシーバPMAのみのコンフィギュレーションでのクロッキング・アーキテクチャ

CDRおよびデシリアライザから復元されたパラレル・クロックはFPGAファブリックに転送されて、PCSブロックをバイパスしながらFPGAファブリックとレシーバPMAを直接接続します。

Receiver PMA Receiver PCS (Not enabled) FPGA FabricDe

seria

lizer

CDR

rx_seria

l_data


InputReferenceClock Serial Clock

Parallel Clock

Data Path

rx_pma_parallel_data

rx_pma_clkout

GZデバイスのレシーバ10G PCSおよびレシーバPMAでのクロッキング・アーキテクチャ図 2-28: GZデバイスの10G PCSおよびレシーバPMAでのクロッキング・アーキテクチャ

Receiver 10G PCSReceiver PMA

RX FIFO

CRC3

2Ch

ecker

64B/66

BDe

code

ran

dRXSM

Descramb

ler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

RXGe

arBo

xan

dBitslip

Deseria

lizer

CDR

InputReference

Clock

To TransmitterChannel

FPGAFabric

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)

Note: (1) Available only in the central clock dividers of channel 1 and channel 4 in a transceiver bank.

Parallel Clock (Recovered)

rx_10g_clkout /tx_10g_clkout

rx_10g_coreclkin /rx_coreclkin

Parallel Clock (from the clock divider)

Serial Clock(From the ×1 Clock Lines)

Central/ Local Clock Divider

RecoveredClocks

Parallel ClockSerial ClockParallel and Serial Clocks

CMU PLL

Parallel and Serial Clocks(To the ×6 clock lines) (1)

関連情報

• Arria Vデバイスでのトランシーバ・ループバック・サポート



AV53002レシーバ・クロッキング2-36 2013.05.06



レシーバ非結合チャネル・コンフィギュレーション非結合モードでのレシーバ・クロッキングは、レート・マッチFIFOがイネーブルされているかどうかによって変化します。レート・マッチFIFOがイネーブルされていない場合、全チャネルのレシーバPCSは復元されたパラレル・クロックを使用します。レート・マッチFIFOがイネーブルされている場合、全チャネルのレシーバPCSは、復元されたパラレル・クロックとクロック・ディバイダからのパラレル・クロックの両方を使用します。

Arria V GZデバイスでは、非結合コンフィギュレーションでのレシーバ10G PCSはすべてのブロックで（復元）パラレル・クロックのみ使用します。

図 2-29: レート・マッチFIFOがイネーブルされていない場合の3個の非結合レシーバ・チャネル

Local Clock Divider

CMU PLL

Receiver PMA Ch3 Receiver PCS Ch3


CMU PLL


Local Clock Divider

CMU PLL

Receiver PMA Ch5 Receiver PCS Ch5De

seria

lizer

CDR

rx_seria

l_data

Clock Divider

Deseria

lizer

CDR

rx_seria

l_data

Clock Divider

Deseria

lizer

CDR

rx_seria

l_data

Clock Divider

From the x6 or xN Clock Lines

To Transmitter Channel

Parallel Clock(from theClock Divider)


InputReferenceClock





InputReferenceClock





InputReferenceClock





2-37レシーバ非結合チャネル・コンフィギュレーションAV530022013.05.06


図 2-30: レート・マッチFIFOがイネーブルされている場合の3個の非結合レシーバ・チャネル

Local Clock Divider

CMU PLL


Local Clock Divider

CMU PLL


Local Clock Divider

CMU PLL


Deseria

lizer

CDR

rx_seria

l_data

Clock Divider

Deseria

lizer

CDR

rx_seria

l_data

Clock Divider

Deseria

lizer

CDR

rx_seria

l_data

Clock Divider




InputReferenceClock




InputReferenceClock




InputReferenceClock



Channels 0, 1, 2

x1_top

レシーバ結合チャネル・コンフィギュレーションレシーバ・チャネルは、レート・マッチFIFOがイネーブルされているコンフィギュレーションのみで結合可能です。結合すると、レシーバPCSは（復元）パラレル・クロック、およびCH1またはCH4のセントラル・クロック・ディバイダからのパラレル・クロックを必要とします。

Arria V GZデバイスでは、結合コンフィギュレーションでのレシーバ10G PCSはすべてのブロックで（復元）パラレル・クロックのみ使用します。



AV53002レシーバ結合チャネル・コンフィギュレーション2-38 2013.05.06


図 2-31: レート・マッチFIFOがイネーブルされている場合の5個の結合レシーバ・チャネル

Local Clock Divider

CMU PLL



CMU PLL


Local Clock Divider

CMU PLL


Local Clock Divider

CMU PLL



CMU PLL


Local Clock Divider

CMU PLL


DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

x6 Clock Lines


Parallel Clock(from the

Clock Divider)


InputReferenceClock

From the x1Clock Lines



Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Receiver



2-39レシーバ結合チャネル・コンフィギュレーションAV530022013.05.06


図2-32: fPLLを使用してレート・マッチFIFOがイネーブルされている場合の6個の結合レシーバ・チャネル

トランシーバ・バンクの6個すべてのチャネルは、結合コンフィギュレーションです。トランシーバ・バンクでfPLLがチャネルPLLの代わりに送信PLLとして使用されているために、このコンフィギュレーションが可能になります。fPLLを使用することで、チャネル1および4両方のチャネルPLLをレシーバ・オプションを実行するCDRとしてコンフィギュレーションできるようになります。

Local Clock Divider

CMU PLL



CMU PLL


Local Clock Divider

CMU PLL


Local Clock Divider

CMU PLL



CMU PLL

Receiver PCS Ch4

Local Clock Divider

CMU PLL


FractionalPLL

FractionalPLL

Receiver PMA Ch4

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

x6 Clock Linesx1 Clock Lines

DeserializerCDR

rx_seria

l_data



Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock





Clock Divider)


InputReferenceClock



Clock Divider)


InputReferenceClock



Receiver



AV53002レシーバ結合チャネル・コンフィギュレーション2-40 2013.05.06


図2-33: GZデバイスでATX PLLを使用する結合コンフィギュレーションで構成されている6個のチャネル

この図は、結合コンフィギュレーションでのトランシーバ・バンクの6個すべてのチャネルを示しています。トランシーバ・バンクでATX PLLがチャネルPLLの代わりにトランスミッタPLLとして使用されているために、6個のチャネル結合が可能になります。ATXPLLまたはfPLLを使用することで、チャネル1および4両方のチャネルPLLをレシーバ・オプションを実行するCDRとして使用できるようになります。

Local Clock Divider

CMU PLL



CMU PLL


Local Clock Divider

CMU PLL


Local Clock Divider

CMU PLL



CMU PLL

Receiver PCS Ch4

Local Clock Divider

CMU PLL


FractionalPLL

FractionalPLL

Receiver PMA Ch4

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

Clock Divider

DeserializerCDR

rx_seria

l_data

Clock Divider

x6 Clock Linesx1 Clock Lines

DeserializerCDR

rx_seria

l_data



Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock




Clock Divider)


InputReferenceClock





Clock Divider)


InputReferenceClock



Clock Divider)


InputReferenceClock



Receiver

ATXPLL

ATXPLL

関連情報

• Arria Vデバイスでのトランシーバ・プロトコル・コンフィギュレーション



2-41レシーバ結合チャネル・コンフィギュレーションAV530022013.05.06



• Arria Vデバイスでのトランシーバ・カスタム・コンフィギュレーション

• Arria V GZデバイスでのトランシーバ・コンフィギュレーションここでは、さまざまなコンフィギュレーションで使用されるクロッキング方法について説明

します。

FPGAファブリック-トランシーバ間インタフェースのクロッキングこの項では、トランシーバをFPGAファブリックに接続しているときに使用可能なクロッキング・オプションについて説明します。

FPGAファブリック-トランシーバ間インタフェースのクロックは、更に次の3種類に分類できます。

• 入力基準クロック—FPGAファブリック-トランシーバ間インタフェースのクロックになります。FPGAファブリック-トランシーバ間インタフェースのクロックがFPGAファブリックに転送されてロジックをクロックできるようになる場合、このようになります。

入力基準クロックは、トランシーバがインスタンス化しているときにFPGAファブリックのみに配線できます。

注:

• トランシーバ・データパス・インタフェース・クロック—FPGAファブリックとトランシーバ・チャネル間でデータ、コントロールおよびステータス信号を転送するときに使用します。ト

ランシーバ・チャネルはtx_clkout信号をFPGAファブリックに転送して、トランスミッタへのデータおよびコントロール信号をクロックします。トランシーバ・チャネルもFPGAファブリックに復元したrx_clkoutクロック（レート・マッチャなしのコンフィギュレーション時）またはtx_clkoutクロック（レート・マッチャありのコンフィギュレーション時）を転送して、レシーバからFPGAファブリックへのデータおよびステータス信号をクロックします。

• 他のトランシーバ・クロック—以下のトランシーバ・クロックもFPGAファブリック-トランシーバ間インタフェース・クロックに含まれます：

• phy_mgmt_clk—トランシーバ、ダイナミック・リコンフィギュレーション、およびキャリブレーションの制御で使用されるAvalon®-MMインタフェース・クロック

• fixed_clk—PCIe（PIPE）レシーバ検出回路で使用される125 MHz固定レートのクロック



AV53002FPGAファブリック-トランシーバ間インタフェースのクロッキング2-42 2013.05.06




表2-11: FPGAファブリック-トランシーバ間のインタフェース・クロック

FPGAファブリックで使用するクロック・リ

ソース

インタフェースの方向クロックの説明クロック名

GCLK、RCLK、PCLK

トランシーバからFPGAファブリックへ

FPGAファブリックのロジックをクロッキングす

るための入力基準クロッ

ク

tx_pll_refclk、rx_cdr_refclk

トランシーバ・データパ

ス・インタフェースをク

ロッキングするためにト

ランシーバによって転送

されるクロック

tx_clkout、tx_pma_clkout

レシーバ・データパス・

インタフェースをクロッ

キングするためにレシー

バによって転送されるク

ロック

rx_clkout、rx_pma_clkout

FPGAファブリックからトランシーバへ

トランスミッタ・データ

パス・インタフェースを

クロッキングするための

ユーザー選択クロック

tx_coreclkin

レシーバ・データパス・

インタフェースをクロッ

キングするためのユー

ザー選択クロック

rx_coreclkn

PCIeレシーバ検出クロック

fixed_clk

Avalon-MMインタフェース・マネージメント・ク

ロック

phy_mgmt_clk 17

17phy_mgmt_clkは、トランシーバ・ブロックからは供給されないフリー・ランニング・クロックです。



2-43FPGAファブリック-トランシーバ間インタフェースのクロッキングAV530022013.05.06


• Arria V GZデバイスでは、fPLLがFPGAロジック用のクロックを合成できるように、pll_refclk, tx_clkoutクロックおよびrx_clkoutクロックをfPLLに転送できます。デバイスとチャネル配置に応じて、2番目のfPLLはペリフェラル・クロックによって提示されることがあり、RGCLKまたはGCLKの使用が必要な可能性があります。

• 各デバイスで使用可能なGCLK、RCLK、PCLKリソースについて詳しくは、Arria Vデバイスでのクロック・ネットワークおよびPLLの章を参照してください。

注:

表2-12: tx_clkoutおよびrx_clkoutのコンフィギュレーション特有のポート名

rx_clkoutのポート名tx_clkoutのポート名コンフィギュレーション

rx_clkouttx_clkoutカスタム

rx_10g_clkouttx_10g_clkoutネイティブ - 10G PCS 18

rx_std_clkouttx_std_clkoutネイティブ -スタンダードPCS

rx_pma_clkouttx_pma_clkoutネイティブ - PMAダイレクト

rx_clkouttx_clkoutInterlaken 18

rx_clkouttx_clkout低レイテンシ

pipe_pclkpipe_pclkPCIe

xgmii_rx_clkxgmii_tx_clkXAUI

関連情報

Arria Vデバイスのクロック・ネットワークおよびPLLの章

トランシーバ・データパス・インタフェースのクロッキングトランシーバ・データパスをFPGAファブリックに接続している場合、クロックの最適化において2タイプのデザイン検討事項があります：

• フェーズ補正モードでのFIFOありPCS –同一チャネル用のクロック・ネットワークを共有します。

• ラッチされたモードまたはPMAダイレクト・モードでのFIFOありPCS – AN580: Achieving TimingClosure in Basic (PMA Direct) Functional Mode for additional timing closure techniques between transceiver and FPGA fabricを参照してください。

ArriaV（GX、GT、STおよびSX）デバイスでは、GXB_L0およびGXB_R0のチャネル1およびチャネル2のPMAクロックはFPGAファブリックから配線できません。

注:

関連情報

AN580：Achieving Timing Closure in Basic (PMA Direct) Functional Mode

18Arria V GZデバイスのみで使用可能です。



AV53002トランシーバ・データパス・インタフェースのクロッキング2-44 2013.05.06


http://www.altera.com/literature/an/an580.pdf


トランスミッタ・データパス・インタフェースのクロッキング6 Gbpsトランシーバでは、トランスミッタ・フェーズ補正FIFOのライト側はトランスミッタ・

データパス・インタフェースを構成します。

6 Gbpsトランシーバでは、トランスミッタ・フェーズ補正FIFOのライト側はとトランスミッタ・データパス・インタフェースを構成します。このインタフェースは、トランスミッタ・データパス・インタフェース・クロックでクロックされます。

以下の図は、6Gbpsでのトランスミッタ・データパス・インタフェースのクロッキングを示しています。トランスミッタPCSは、以下のクロックをFPGAファブリックに転送します：

• tx_clkout—非結合コンフィギュレーションでの各トランスミッタ・チャネル用• tx_clkout[0]—結合コンフィギュレーションでの全トランスミッタ・チャネル用

図 2-34: 6 Gbpsトランシーバでのトランスミッタ・データパス・インタフェースのクロッキング

TXPhase

CompensationFIFO

tx_coreclkin(User Selected Clock)

tx_clkout

Transmitter Data Transmitter Data

Parallel Clock

FPGA FabricTransmitter PCS

tx_clkout(Quartus II Selected Clock)

PCSチャネルを使用するすべてのコンフィギュレーションでは、トランスミッタ・フェーズ補正FIFOのライト・クロックとリード・クロック間の差が0 ppmである必要があります。

10GbpsトランシーバのArriaVGT/STデバイスにはPCSブロックがありません。送信データパスは、FPGAファブリックからトランスミッタPMAのシリアライザのみに直接接続できます。

以下の図は、10 Gbpsのトランスミッタ・データパス・インタフェースのクロッキングを示しています。非結合コンフィギュレーションでの各トランスミッタ・チャネルでは、FPGAファブリックはtx_clkoutクロックをトランスミッタPMAに転送します。

図 2-35: 10 Gbpsトランシーバでのトランスミッタ・データパス・インタフェースのクロッキング（Arria V GT/STデバイス用）

SerializerTransmitter Data

Parallel Clock

FPGA FabricTransmitter PMA Transmitter PCS (Unavailable)

tx_clkout

以下のオプションのうち1つを使用してトランスミッタ・データパス・インタフェースをクロックすることができます。

• Quartus II選択のトランスミッタ・データパス・インタフェース・クロック• ユーザー選択のトランスミッタ・データパス・インタフェース・クロック



2-45トランスミッタ・データパス・インタフェースのクロッキングAV530022013.05.06


デザインにおけるGCLK、RCLK、およびPCLKのリソース使用率を低減させるために、トランシーバ・データパス・インタフェース・クロックを共有するためのユーザー選択オプションを選ぶことができます。

注:

関連情報


• Arria Vデバイスでのトランシーバ・プロトコル・コンフィギュレーション各コンフィギュレーションでのインタフェースのクロッキングについて説明します。

Quartus IIソフトウェア選択のトランスミッタ・データパス・インタフェース・クロックQuartus IIソフトウェアは、FPGAファブリックから適切なクロックを自動的に選び、トランスミッタ・データパス・インタフェースをクロックします。

図2-36:非結合チャネルでの6 Gbpsのトランスミッタ・データパス・インタフェースのクロッキング

この図は、6 Gbpsトランシーバの2個の非結合チャネルのトランスミッタ・データパス・インタフェースを示しています。このチャネルは、対応するトランスミッタPCSクロックでクロックされており、クロックはFPGAファブリックに転送されます。

TXPhase

CompensationFIFO

tx_coreclkin[0]

Parallel Clock

Transmitter Data

FPGA FabricChannel 1

Channel 0

tx_clkout[0]

TXPhase

CompensationFIFO

tx_coreclkin[1]

Parallel Clock

Transmitter Data Transmitter Data

Transmitter Data

tx_clkout[1]

Channel 1 TransmitterData and Control Logic




AV53002Quartus IIソフトウェア選択のトランスミッタ・データパス・インタフェース・クロック2-46 2013.05.06




図 2-37: Arria V GT/STの非結合チャネルでの10 Gbpsのトランスミッタ・データパス・インタフェースのクロッキング

この図は、10GbpsトランシーバでのArria VGT/STの2個の非結合チャネルのトランスミッタ・データパス・インタフェースを示しています。このチャネルは、対応するトランスミッタPMAクロックによってクロックされて、クロックはFPGAファブリックに転送されます。

Serializer

Serializer

Parallel Clock

FPGA FabricPCS Ch1 Unavailable

PCS Ch0 Unavailable

tx_clkout[0]

Transmitter Data

Transmitter Data

tx_clkout[1]



Parallel Clock

Transmitter PMACh1

Transmitter PMACh0



2-47Quartus IIソフトウェア選択のトランスミッタ・データパス・インタフェース・クロックAV530022013.05.06


図 2-38: 3個の結合チャネルでの6 Gbpsのトランスミッタ・データパス・インタフェースのクロッキング

以下の図は、tx_clkout[0]クロックでクロックされる3個の結合チャネルの6 Gbpsのトランスミッタ・データパス・インタフェースを示しています。tx_clkout[0]クロックは、トランシーバ・バンクのチャネル1または4のセントラル・クロック・ディバイダから供給されます。

TXPhase

CompensationFIFO

tx_coreclkin[1]

Parallel Clock

Transmitter Data

Transmitter Data

Transmitter Data


Channel 1

Channel 0

tx_clkout[0]

TXPhase

CompensationFIFO

tx_coreclkin[2]

Parallel Clock

Transmitter Data

Transmitter Data



TXPhase

CompensationFIFO

tx_coreclkin[0]

Parallel Clock

Transmitter DataChannel 0 TransmitterData and Control Logic

トランスミッタ・データパス・インタフェース・クロックの選択複数の非結合トランスミッタ・チャネルは、GCLK、RCLK、およびPCLKリソースの大部分を使用します。すべての同一トランスミッタ・チャネルのトランスミッタ・データパス・インタフェー

スに共通クロック・ドライバを選択することで、クロック・リソースを節約できます。

非結合の複数のトランスミッタ・チャネルは、GCLK、RCLK、およびPCLKリソースを高い使用率で使用します（各チャネルにつき1個のクロック・リソース）。トランスミッタ・チャネルが同一であれば、トランスミッタ・データパス・クロックでのGCLK、RCLK、およびPCLKリソース使用率を大幅に低減できます。

同一トランスミッタ・チャネルは、同じ入力基準クロック・ソース、同じ送信PLLコンフィギュレーション、同じトランスミッタPMAおよびPCSコンフィギュレーションを持ってい

注:

ますが、トランスミッタ差動出力電圧（VOD）、トランスミッタ・コモン・モード電圧（VCM）、プリエンファシス設定などのアナログ設定が異なっていることがあります。

クロック・リソースの節約を達成するには、すべての同一トランスミッタ・チャネルのトランス

ミッタ・データパス・インタフェースに共通クロック・ドライバを選択します。以下の図は、単



AV53002トランスミッタ・データパス・インタフェース・クロックの選択2-48 2013.05.06


一のクロック（チャネル4のtx_clkout）によってクロックされる8個の同一チャネルを示しています。

Figure 2-39: 単一のユーザー選択トランスミッタ・インタフェース・クロックを使用する8個の同一チャネル

FPGA FabricTransceivers

Channel 7

Channel 6

Channel 5

Channel 4

Channel 3

Channel 2

Channel 1

Channel 0

tx_coreclkin[6]

Channel [7:0] TransmitterData and Control Logic

tx_coreclkin[5]

tx_coreclkin[4]

tx_coreclkin[3]

tx_clkout[4]

tx_coreclkin[7]

tx_coreclkin[1]

tx_coreclkin[0]

tx_coreclkin[2]

単一クロックで8個の同一チャネルをクロックするには、以下のステップを実行します：

1. tx_coreclkinポートをすべての同一トランスミッタ・チャネル(tx_coreclkin[7:0])用にインスタンス化します。

2. tx_clkout[4]をtx_coreclkin[7:0]ポートに接続します。3. tx_clkout[4]を8個すべてのチャネルのトランスミッタ・データおよび制御ロジックに接続します。

チャネル4をリセットまたはパワー・ダウンすると、8個すべてのチャネルのクロックを失います。

注:

共通クロックは、すべての同一チャネルのトランスミッタ・フェーズ補正FIFOのリード側の差が0 ppmである必要があります。周波数に差があると、共通クロックが遅い場合はFIFOがアンダーラン、共通クロックが速い場合はFIFOがオーバーフローする原因となります。

以下のソースのうち1つを使用して、共通クロックを0 ppm差で駆動できます：



2-49トランスミッタ・データパス・インタフェース・クロックの選択AV530022013.05.06


• 非結合チャネル・コンフィギュレーションでは任意のチャネルのtx_clkout• 結合チャネル・コンフィギュレーションではtx_clkout[0]• 専用refclkピン

Quartus IIソフトウェアでは、ゲート付きクロックまたはFPGAロジックで生成されたクロックによるtx_coreclkinポートの駆動が禁止されています。

注:

差が0 ppmであることは、ユーザーが確認する必要があります。Quartus IIソフトウェアは専用refclkピンなどの外部ピンの使用を可能にするため、Quartus IIソフトウェアは0ppm差を確認できません。

レシーバ・データパス・インタフェース・クロック6Gbpsのレシーバ・データパス・インタフェースは、リード側のRXフェーズ補正FIFOから構成されています。

RXフェーズ補正FIFOのリード側は、6Gbpsのレシーバ・データパス・インタフェースを構成します。レシーバPCSは、以下のクロックをFPGAファブリックに転送します：

• rx_clkout—レート・マッチャを使用していない場合の非結合コンフィギュレーションでの各レシーバ・チャネル用

• tx_clkout—レート・マッチャを使用している場合の非結合コンフィギュレーションでの各レシーバ・チャネル用

• シングルrx_clkout[0]—結合コンフィギュレーションでのすべてのレシーバ・チャネル用

図 2-40: 6 Gbpsのレシーバ・データパス・インタフェースのクロッキング

RXPhase

CompensationFIFO

rx_coreclkin(User Selected Clock)

rx_clkoutParallel Clock (Recovered Clock)

Receiver Data Receiver Data

FPGA FabricReceiver PCS

rx_clkout/tx_clkout(Quartus II Selected Clock)

PCSチャネルを使用するすべてのコンフィギュレーションでは、レシーバ・データパス・インタフェース・クロックおよびRXフェーズ補正FIFOのリード側クロックの間の差が0 ppmである必要があります。

Arria V GT/STデバイスの10 GbpsトランシーバにはPCSブロックがありません。レシーバ・データパスは、レシーバPMAのデシリアライザからFPGAファブリックのみに直接接続できます。

非結合コンフィギュレーションでの各レシーバ・チャネルでは、レシーバPMAはrx_clkoutクロックをFPGAファブリックに転送します。



AV53002レシーバ・データパス・インタフェース・クロック2-50 2013.05.06


図 2-41: Arria V GT/STの10 Gbpsのレシーバ・データパス・インタフェースのクロッキング

rx_clkoutParallel Clock (Recovered Clock)

Receiver Data

FPGA FabricReceiver PCS UnavailableReceiver PMA

Deserializer

各コンフィギュレーションでのインタフェースのクロッキングについて詳しくは、ArriaVデバイスでのトランシーバ・カスタム・コンフィギュレーションの章、およびArriaVデバイスでのトランシーバ・プロトコル・コンフィギュレーションの章を参照してください。

注:

以下のオプションのうち1つを使用してレシーバ・データパス・インタフェースをクロックすることができます。

• Quartus II選択のレシーバ・データパス・インタフェース・クロック• ユーザー選択のレシーバ・データパス・インタフェース・クロック

デザインにおけるGCLK、RCLK、およびPCLKのリソース使用率を低減させるために、トランシーバ・データパス・インタフェース・クロックを共有するためのユーザー選択オプションを選ぶことができます。

注:

関連情報



Quartus IIソフトウェア選択のレシーバ・データパス・インタフェース・クロックQuartus IIソフトウェアは、FPGAファブリックから適切なクロックを自動的に選び、レシーバ・データパス・インタフェースをクロックします。

この図は、6 Gbpsトランシーバの2個の非結合チャネルのレシーバ・データパス・インタフェースを示しています。このチャネルは、対応するレシーバPCSクロックでクロックされており、クロックはFPGAファブリックに転送されます。



2-51Quartus IIソフトウェア選択のレシーバ・データパス・インタフェース・クロックAV530022013.05.06




図 2-42: 非結合チャネルでの6 Gbpsのレシーバ・データパス・インタフェースのクロッキング

RXPhase

CompensationFIFO

rx_coreclkin[0]

Parallel Clock (Recovered Clock)

Receiver Data


Channel 0

RXPhase

CompensationFIFO

rx_coreclkin[1]


Receiver Data

Receiver Data

Receiver Data

rx_clkout[1]/tx_clkout[1] (1)

rx_clkout[0]/tx_clkout[0] (1)

Channel 1 ReceiverData and Status Logic


Note: (1) If you use a rate matcher, the tx_clkout clock is used.

以下の図は、10 GbpsトランシーバでのArria V GT/STの2個の非結合チャネルのレシーバ・データパス・インタフェースを示しています。このチャネルは、対応するレシーバCDR復元PMAクロックによってクロックされて、クロックはFPGAファブリックに転送されます。

図 2-43: Arria V GT/STの非結合チャネルでの10 Gbpsのレシーバ・データパス・インタフェースのクロッキング


FPGA FabricPCS Ch1 UnavailableReceiver PMA Ch1

PCS Ch0 Unavailable

Deserializer

Receiver PMA Ch0

Deserializer


Receiver Data

Receiver Data

rx_clkout[1]

rx_clkout[0]



以下の図は、tx_clkout[0]クロックでクロックされる3個の結合チャネルの6Gbpsのレシーバ・データパス・インタフェースを示しています。tx_clkout[0]クロックは、トランシーバ・バンクのチャネル1または4のセントラル・クロック・ディバイダから供給されます。



AV53002Quartus IIソフトウェア選択のレシーバ・データパス・インタフェース・クロック2-52 2013.05.06


図 2-44: 3個の結合チャネルでの6 Gbpsのレシーバ・データパス・インタフェースのクロッキング

RXPhase

CompensationFIFO

rx_coreclkin[1]

Receiver Data


Channel 1

Channel 0

rx_clkout[0]

RXPhase

CompensationFIFO

rx_coreclkin[2]

Low Speed Parallel Clock from 6-GbpsChannel CMU1 or CMU4 Clock Divider



Receiver DataChannel 2 ReceiverData and Status Logic


RXPhase

CompensationFIFO

rx_coreclkin[0]

Receiver Data

Receiver Data

Receiver Data

Receiver Data Channel 0 ReceiverData and Status Logic

wrclk

wrclk

wrclk

rdclk

rdclk

rdclk

レシーバ・データパス・インタフェース・クロックの選択複数の非結合レシーバ・チャネルは、GCLK、RCLK、およびPCLKリソースの大部分を使用します。すべての同一レシーバ・チャネルのレシーバ・データパス・インタフェースに共通クロッ

ク・ドライバを選択することで、クロック・リソースを節約できます。

非結合の複数のレシーバ・チャネルは、GCLK、RCLK、およびPCLKリソースを高い使用率で使用します（各チャネルにつき1個のクロック・リソース）。レシーバ・チャネルが同一であれば、レシーバ・データパス・クロックでのGCLK、RCLK、およびPCLKリソース使用率を大幅に低減できます。

同一レシーバ・チャネルは、CDR用の同じ入力基準クロック・ソース、同じレシーバPMAおよびPCSコンフィギュレーションを持っていますが、レシーバ・コモン・モード電圧

注:

（VICM）、イコライゼーション、あるいはDCゲイン設定などのアナログ設定が異なっていることがあります。

クロック・リソースの節約を達成するには、すべての同一レシーバ・チャネルのレシーバ・データパス・インタフェースに共通クロック・ドライバを選択します。共通クロック・ドライバを選択するには、以下のステップを実行します：

1. rx_coreclkinポートをすべての同一レシーバ・チャネル用にインスタンス化します。2. 共通クロック・ドライバをレシーバ・データパス・インタフェースとレシーバ・データおよびコントロール・ロジックに接続します。



2-53レシーバ・データパス・インタフェース・クロックの選択AV530022013.05.06


以下の図は、単一のクロック（チャネル4のrx_clkout）でクロックされる8個の同一チャネルを示しています。

図2-45:単一のユーザー選択レシーバ・インタフェース・クロックを使用している8個の同一チャネル

FPGA FabricReceiver Standard PCS

Channel 7

Channel 6

Channel 5

Channel 4

Channel 3

Channel 2

Channel 1

Channel 0

rx_coreclkin[6]

Channel [7:0] ReceiverData and Control Logic

rx_coreclkin[5]

rx_coreclkin[4]

rx_coreclkin[3]

rx_clkout[4]

rx_coreclkin[7]

rx_coreclkin[1]

rx_coreclkin[0]

rx_coreclkin[2]

単一クロックで8個の同一チャネルをクロックするには、以下のステップを実行します：

• rx_coreclkinポートをすべての同一レシーバ・チャネル（rx_coreclkin[7:0]）用にインスタンス化します。

• rx_clkout[4]を rx_coreclkin[7:0]ポートに接続します。• rx_clkout[4]を8個すべてのチャネルのレシーバ・データおよび制御ロジックに接続します。

チャネル4をリセットまたはパワー・ダウンすると、8個すべてのチャネルのクロックを失います。

注:

共通クロックは、すべての同一チャネルのRXフェーズ補正FIFOのライト側の差が0 ppmである必要があります。周波数に差があると、共通クロックが速い場合はFIFOがアンダーラン、共通クロックが遅い場合はFIFOがオーバーフローする原因となります。

以下のソースのうち1つを使用して、共通クロックを0 ppm差で駆動できます：



AV53002レシーバ・データパス・インタフェース・クロックの選択2-54 2013.05.06


• レート・マッチャを使用している非結合レシーバ・チャネル・コンフィギュレーションでは任意のチャネルのtx_clkout

• レート・マッチャを使用していない非結合レシーバ・チャネル・コンフィギュレーションでは任意のチャネルのrx_clkout

• 結合レシーバ・チャネル・コンフィギュレーションではtx_clkout[0]• 専用refclkピン

Quartus IIソフトウェアでは、ゲート付きクロックまたはFPGAロジックで生成されたクロックによるrx_coreclkinポートの駆動が禁止されています。

注:

差が0 ppmであることは、ユーザーが確認する必要があります。Quartus IIソフトウェアは専用refclkピンなどの外部ピンの使用を可能にするため、Quartus IIソフトウェアは0ppm差を確認できません。

注:

GZデバイスでのGXB 0 PPMコア・クロック・アサインメント共通クロックは、すべての同一チャネルでTX FIFO（10G PCSチャネル）またはTXフェーズ補正FIFO（スタンダードPCSチャネル）との差が0PPMである必要があります。周波数に差があると、共通クロックが遅い場合はFIFOがアンダーラン、共通クロックが速い場合はFIFOがオーバーフローしてしまう原因になります。

0 PPMの共通クロック・ドライバは、以下のソースのうち1つから駆動されます：

• 非結合チャネル・コンフィギュレーションではtx_clkout• 結合チャネル・コンフィギュレーションではtx_clkout[0]• 非結合チャネル・コンフィギュレーションではrx_clkout• refclkとtx_clkoutの差が0 PPMの場合はrefclk

表2-13: 0 PPMコア・クロック設定

以下の表は、Quartus II Assignment Editorでの0 PPMのコア・クロック設定を示しています。説明アサインメント

19

tx/rx_coreclkポートが互いに接続され、0PPMクロック・ドライバで駆動されている、すべてのチャネルのtx_dataout/rx_datainピン

To：

0 PPM coreclk設定アサインメント名

オン値

QSFアサインメントについて、およびさまざまなトランシーバPHYでの0PPMの使用方法について詳しくは、アルテラ・トランシーバPHY IPコアのユーザー・ガイドを参照してください。

注:

関連情報

アルテラ・トランシーバPHY IPコアのユーザー・ガイド

190 PPMクロック・ドライバのフル階層名は、QuartusII Assignment EditorのNode Finder機能を使って調べられます。



2-55GZデバイスでのGXB 0 PPMコア・クロック・アサインメントAV530022013.05.06

http://www.altera.com/literature/ug/xcvr_user_guide.pdf


改訂履歴以下の表に本章の改訂履歴を示します。

表2-14: 改訂履歴

変更内容バージョン日付

• Quartus IIソフトウェアのバージョン13.0の機能サポートに伴う更新。

• Arria V GZデバイスでの入力基準クロッキングの項を更新。• Arria V GZデバイスでの内部クロッキングの項を更新。• Arria V GZデバイスでのFPGAファブリック・トランシーバ・インタフェースのクロッキングの項を更新。

• Knowledge Baseの既知の資料の問題へのリンクを追加。

2013.05.062013年5月

• 表2-1：入力基準クロック・ソースを更新。• 表2-4：x1、x6、およびxNクロック・ラインの特性を更新。• 図2-8：x1クロック・ラインのアーキテクチャ（6.5536 Gbps超）を更新。

• トランスミッタ・クロック・ネットワークを更新。

2013.03.152013年3月

• 内容を再構成し、テンプレートを更新。• Quartus IIソフトウェアのバージョン12.1に伴う更新。

2012.11.192012年11月

• Quartus IIソフトウェアのバージョン12.0に伴う更新。• 廃止された「basics」章から基礎クロッキングの情報を追加。

1.22012年6月

Quartus IIソフトウェアのバージョン11.1に伴う更新。1.12011年11月

初版。1.02011年8月



AV53002改訂履歴2-56 2013.05.06


arria vデバイスでのトランシーバ・クロッキング -...

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