l37: lower power cdms searcher
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L37: Lower Power CDMS searcher
1998. 6.7 성균관대학교 조 준 동 교수
http://vada.skku.ac.kr
Low Power CDMA Searcher Project
과제명 : IS-95 기반의 DS/CDMA 시스템 Co-design 기법을 이용한 저전력 설계
개발기간 : 1999.3.1 - 2000.2:28 (12 개월 ) 개발 목적 및 방법 : CDMA 단말기에 사용하기위한 MSM (Mobile Station Modem) 칩의 탐색자 (Searcher Engine) 에 대한 RTL 수준 저전력 설계 구현 . 동작 주파수 : 12.5MHz
Data flow graph 를 사용하여 rescheduling, pre-computation 및 strength reduction, Synchronous Accumulator 를 이용한 저전력 설 , area 와 power 를 각각
최대 67.68%, 41.35% 감소 시킴 . H/W and S/W Co-design 기법 적용
• San Kim and Jun-Dong Cho, “Low Power CDMA Searcher”, CAD and VLSI Workshop, May. 1999.
• Inki Hwang, San Kim and Jun-Dong Cho, “CDMA Searcher Co-Design”, ASIC Workshop, Sep. 1999.
목차1. 서 론2. 탐색자 (Searcher)3. Rescheduling 및 Strength Reduction4. Pre-computation 을 이용한 저전력 설계5. Synchronous Accumulator 를 이용한 저전력 설계6. 실험 결과 및 결론7. Hardware/Software Co-design8. Future Work9. 참고 문헌
서론• 이동 통신 시스템 및 portable 시스템의 발달로 저전력 ASIC
설계의 중요성이 대두되고 있음 .• 이동 단말기 설계에 있어서 저가격화 , 소형화 , 저전력 소모 및
신뢰성 향상등이 중요한 문제임 .• IS-95 기반의 DS/CDMA cellular 및 개인 이동 통신 서비스용
시스템의 단말기에 사용하기위한 MSM(Mobile Station Modem) 칩의 탐색자 (Searcher Engine) 에 대한 RTL 수준 저전력 설계 구현을 제안 .
• Data flow graph, strength reduction, rescheduling, pre-computation 을 사용 .
• SynopsysTM tool 을 사용하여 설계 .
탐색자 (Searcher)• IS-95 기반의 DS/CDMA 시스템에서 기지국에서 전송하는 파일롯
채널을 입력으로 하여 , 초기 동기를 획득하는 장치• 탐색자 (Searcher) 의 종류
– 확인 절차 : Single Dwell, Double Dwell, Triple Dwell– 역확산 과정 : 상관기를 사용하는 방식 , 정합필터를 응용한 방식– 상관기를 사용한 직렬 탐색 및 Double Dwell 방식을 사용함 .
• 국부 ( 단말기 ) PN 코드 발생기– 15 개의 register 를 사용하여 생성 .– 생성 다항식
Searcher (Using a Common Double Dwell Method)◈ CDMA 시스템의 송수신간의 정확한 PN 부호의 동기를 위한 초기 동기 포착 과정 .
O RX a RX aI I I Q Q ( ) ( )
Local PN_Q ( )a Q
Local PN_I ( )a I
Local PN_I ( ) a I
O RX a RX aQ I Q Q I ( ) ( ( ))
RX I
RX Q
N C
G
G
Y G OI I
Y G OQ Q N C
N N
Z Y YI Q 2 2
1 ?
Yes (Switch ON)
No
Search_Slew
2 ?
No
Search Done !!
ZN N
Operation Flow1 기지국에서 전송하는 파일럿 채널을 단말기에서 발생된 PN
부호열과 역확산 과정 수행 .
2 역확산된 결과를 동기 누적 횟수 Nc 만큼 누적한 후 에너지 계산 과정을 거침 ( 제곱 연산 ).
3 에너지 계산 결과값들은 첫번째 임계치 ( ) 와 비교하여 초과할 경우 뒷 단에서 비동기 누적 (Nn) 수행 .
4 그렇지 못할 경우 PN 부호열을 한 칩 빨리 발생시키고 입력되는 신호에 대하여 앞의 과정을 반복 .
5 비동기 누적을 거친 결과값을 두번째 임계치 ( ) 와 비교 .
6 를 초과하면 탐색 과정을 종료하고 , 그렇지 않을 경우 PN부호열을 한 칩 빨리 발생시키고 앞의 과정을 반복 .
1
22
Data Flow Graph of Searcher OperationX O R X O R X O R X O R
+ +
+ +
()2 ()2
>
>
+
>
RXI TXI RXQ TXQ RXI TXQ RXQ - TXI
max 값 선 택
θ 1 와 비 교
θ 2 와 비 교
동 기 누 적 단
비 동 기 누 적 단
에 너 지 계 산 단
동기 누적단– 덧셈 과정 4 회
에너지 계산단– 곱셈 과정 2 회
Rescheduled Data Flow Graph XO R XO R XO R X O R
()2
>
>
+
>
RXI TXI RXQ TXQ RXI TXQ RXQ - TXI
max 값 선 택
θ 1 와 비 교
θ 2 와 비 교
동 기 누 적 단
비 동 기 누 적 단
에 너 지 계 산 단
| | | |
C SA C SA
동기 누적단– Carry Save Adder (or 3 Ii
nput ALU) 사용
임계치 비교– Pre-computation 적용
에너지 계산단– Data Flow 순서를
변화하여 곱셈 과정을 줄임
Pre-computation Power saving
– Reduces power dissipation of combinational logic– Reduces internal power to precomputed registers
Cost– Increase area– Impact circuit timing– Increase design complexity
• number of bits to precompute– Testability
• may generate redundant logic
Pre-computation ◈ A comparator example : Shr
inivas Devadas, 1994
◈ Precomputation for external idleness : M. Alidina, 1994
Low Power Comparator• YI와 YQ의 MSB 는 절대값의
signed bit 이며 , 모두 ‘ 0’ 임 .
• MSB 를 제외한 상위 2bit 를
이용하여 pre-computation 을
실시 .
• Pre-computation 의 결과에
의해 |YI| 와 |YQ| 중 큰 값을
선택 .
• 임계치 θ1과 비교시 comparat
or 대신 multiplexter 를 사용 .
Three Input ALU ( Ovadia Bat-Sheva, 1998 )
The three input ALU consumes much less power than an ALU and an ASU
A drawback of using a 3IALU is the added complexity in calculating the carry and overflow.
MUL0 MUL1
ALU ALU/ ASU
ac c0 acc1
P0 P1
Two ALUs Structure
MUL0 MUL1
P0 P1
3IALU
ac c1
Three Input ALU Struc ture
Lower Power Data Flow Graph 동기누적단
– Counter 와 adder 로 구성 . (Syn_acc_Logic 단 )
– 전체적인 덧셈 과정을 줄임
X O R XO R X O R XO R
()2
>
>
+
>
RXI RXQ TXQ RXI TXQ RXQ - TXI
max 값 선 택
θ 1 와 비 교
θ 2 와 비 교
동 기 누 적 단
비 동 기 누 적 단
에 너 지 계 산 단
| | | |
Syn_acc_Logic_1 Syn_acc_Logic_2
TXI
Synchronous Accumulator 를이용한 저전력 설계• 동기 누적 횟수 Nc를 128 회로 할 경우 12bit adder 가 필요 .
• 동기누적단의 입력값을 2 의 배수와 나머지 1 로 표현하면 , 10bi
t counter 와 9bit counter 로 adder 를 대치 할 수 있음 .
• 12bit adder 를 사용할 경우 하나의 입력에 대해 4bit 의 data bit tra
nsition 이 발생하며 , counter 를 사용할 경우 3bit 의 data bit transit
ion 이 발생함 .
Syn_acc_Logic76543210-1-2-3-4-5-6-7-8
0111011001010100001100100001000011111110110111001011101010011000
(2 × 3) + 1(2 × 3) + 0(2 × 2) + 1(2 × 2) + 0(2 × 1) + 1(2 × 1) + 0(2 × 0) + 1(2 × 0) + 0
(-2 × 0) + (-1)(-2 × 1) + 0(-2 × 1) + (-1)(-2 × 2) + 0(-2 × 2) + (-1)(-2 × 3) + 0(-2 × 3) + (-1)(-2 × 4) + 0
SU M = 2 ¡¿M + N 2 ¡¿M : 1bit sh ift
SU M = (-2) ¡¿M + N (-2) ¡¿M : 1bit sh ift
DEC BIN Function 동기누적단– Input : 4 bits– Mux,Counter 를
사용하여 M 과 N 을 계산
– Shifter 와 adder를 사용하여 전체 누적된 값을 계산
실험 결과 및 결론• IS-95 기반의 DS/CDMA 시스템의 단말기에 사용하기위한 MSM
(Mobile Station Modem) 칩의 탐색자 (Searcher Engine) 에 대한 RTL
수준 저전력 설계 구현 .
– 동작 주파수 : 12.5MHz
• Data flow graph 를 사용하여 rescheduling, pre-computation 및 strength reduction 등을 적용하여 , area 와 power 를 각각 최대 67.68%, 41.35% 감소 시킴 .
실 험 결 과( 2)그 림 ( 3)그 림 ( 4)그 림 ( 7)그 림
9008 5555 5283 7776Area (Gates)
77.4083 25.7888 25.0392 30.593Power (uW)
( 2)그 림 ( 3)그 림 ( 4)그 림 ( 7)그 림
- 38.33 41.35 13.68Area (%)
- 66.68 67.65 60.48Power(%)
• Area 및 Power 비교
• 개선율 비교
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