adc および rf-cmos 技術の最新動向

2008.0805 A_Matsuzawa_Titech 　1

ADC および RF-CMOS 技術の最新動向

東京工業大学大学院理工学研究科

松澤　昭

その１


内容

• CMOS 微細化とアナログ性能– 微細化とアナログ性能– ミスマッチとデジタル補償技術

• A/D 変換器– パイプライン型 ADC– 直並列型 ADC– 逐次比較型 ADC– ΔΣ 型 ADC

研究室ホームページhttp://www.ssc.pe.titech.ac.jp

に関連資料が掲載されています。


CMOS 微細化とアナログ性能

A. Matsuzawa, “ Design Challenges of Analog-to Digital Converters in Nanoscale CMOS,” IEICE, Tran. Electron., Vol. E90-C, No. 4, pp. 779-785, April 2007.


デジタル回路におけるスケーリング則

tox

L　

W　

Scaling 2S

微細化・低電圧化により、

・高密度化 ( 低コスト）・高速化・低消費電力

が同時に達成される

動作電圧も 1/S にする

1/S2消費電力（デバイス１つあたり）

1/S回路遅延時間

1/S電流

1電界

1/S電圧

S不純物濃度

1/S寸法： L, W, Tox

Scaling Factorデバイスと回路のパラメータ

1/S2消費電力（デバイス１つあたり）

1/S回路遅延時間

1/S電流

1電界

1/S電圧

S不純物濃度

1/S寸法： L, W, Tox

Scaling Factorデバイスと回路のパラメータ

デジタル回路においてはデバイスの各パラメータを一定比率で縮小することにより回路の速度が向上し、低電力・低コストが達成される。


fT と動作電圧の予測

0

50

100

150

200

0.1

1

10

100

1000

1995 2000 2005 2010 2015

Year

OperatingVoltage

Design rule

fT

0

50

100

150

200

0.1

1

10

100

1000

1995 2000 2005 2010 2015

Year

OperatingVoltage

Design rule

fT

微細化により CMOS の fT は 200GHz を超え、 60GHz のミリ波応用まで可能にしている電源電圧は 1V 近辺であり、大幅には下がらない

Lv

f sT

2vs: キャリアの飽和速度L: 　チャネル長


アナログ回路の特性

2sigLVCSNR

利得：

利得帯域幅積：L

m

Cg

GBW

2

in+vout-vout+

2Veff

Vdd-4Veff

2Veff

Vin-

Vdd

Vin+vout-vout+

2Veff

Vdd-4Veff

2Veff

Vin-

Vdd

CL

Vsig_max

第２ポール：gs

mp C

gf 2

SNR：消費電力：

dsddd IVP

容量負荷の OP アンプを標準的なアナログ回路として特性を記述し、スケーリングの効果を検討する

n:　増幅段数 ndsmrgG

32pf

GBW 安定条件：


アナログ CMOS 回路のスケーリング

1)　トランスコンダクタンス :　gm

eff

dsm V

Ig

2

Veff=Vgs-VT: 　アナログ回路では一定にする　　　　　　　　　　　通常 0.2V ～ 0.15V 程度

gm は電流により決定され、不変である。

2) ドレイン抵抗 :rds

LVIV

r Ads

Ads ,

0

1

2

3

4

5

6

7

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7Vds[V]

VA

[V]

90m 0.13μ 0.18μ 0.25μ 0.35μ

eff

A

ds

m

ds

dsA

VV2

gg

G

gI

V

350nm

180nm250nm

130nm

90nm

デザインルールをパラメータとするときの Vds に対する VA

また低電圧にすることで低下する

srds

1 S:　スケーリングファクター

　　通常　 1.4



３ )　利得 ndsmrgG nsG

1

利得は微細化により急速に減少する

５）利得帯域幅積：L

m

Cg

GBW

2

負荷容量が変わらなければ一定

６）第２ポール： 2

2

2 111

2s

sssLWC

gCgf

fox

m

gs

mTp

oxCLW 1

遮断周波数および第２ポールは微細化により急上昇する→ 回路はより安定する方向になる

４ )　寄生容量 22

111sss

sLWCC oxp

2

2s

Cg

GBWp

m

寄生容量で決まるときは急上昇



dsddd IVP

７） SNR：

a)　一定の信号振幅が確保できれば CL は一定

b)　微細化による電源電圧の減少により信号振幅を

　　下げざるを得ない場合は CL は上昇

kT

VCSNR sigL

2

22

sSNR

VC sig

L

８ )　消費電力：

a)　gm および CL が一定とすると

b)　低信号振幅により容量を上げざるを得ない場合

sPd

1

低電圧化に伴い消費電力は下がる

2sCGBWgI Lmds sPd

低電圧化に伴い消費電力は上がる

低 SNR の場合

高 SNR の場合

Cp で決まるときは 3

1s

Pd


パイプライン型 ADC の分解能と容量

8 9 10 11 12 13 14110 3

0.01

0.1

1

10

100

1103

f1 x( )

f2 x 1( )

f2 x 0.5( )

f2 x 2( )

xResolution (bit)

Cap

acita

nce

(pF

)

Vref=0.5V

Vref=1.0V

Vref=2.0VMismatch limited

Thermal noise limited

8 9 10 11 12 13 14110 3

0.01

0.1

1

10

100

1103

f1 x( )

f2 x 1( )

f2 x 0.5( )

f2 x 2( )

xResolution (bit)

Cap

acita

nce

(pF

)

Vref=0.5V

Vref=1.0V

Vref=2.0VMismatch limited

Thermal noise limited

ADC の分解能が高くなる（高 SNR になる）と必要な容量は大きくなるまた、信号振幅が下がるとますます大きくなる


Speed and power

High　Speed　ADC[Sampling　Freq.　VS　Power]

1

10

100

1000

10000

1 10 100 1000 10000

Sampling　Freq.[ MSps]

Pow

er[

mW

]

12Bit(Paper)10Bit(Paper)12Bit　Products10Bit　Products.

J SSC,ISSCC,VLSI,CICC,ESSCC　&　Products(≧ 10Bit,≧10MSps)1995-2006

MHzmWbit /3.0:10

MHzmWbit /1:12

10b12b

Conversion speed has saturated at 200 MHz Smaller mW/MHz is needed for low power operation.0.3mW/MHz for 10bit and 1mW/MHz for 12bit are the bottom lines.

200MHz

ISSCC 2007


Pipelined ADC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

Sample & Hold 1st stage 2nd stage

Amplify (Hold) Sample Amplify

Cf

Cs

Cf

Cs

1st　stage

2nd　Stage

Sample Amp. Sample Amp.

Sample Amp. Sample Amp.

Transfer characteristics

Hold Sample Amplify

-Vref

+Vref

-Vref

+Vref

0 1

Ｘ２

-Vref

+Vref

-Vref

+Vref

0 1 0 1

Ｘ２

1st Stage 2nd Stage

Folding I/O characteristics makes higher resolution along with pipeline stages.


M5

Vbp2

Vbp1

VoutnVoutp

Vbn1

Vbn2

Vdd

VinpVinn

Vbp1

Technology scaling for analog

M5

Vbp2

Vbp1

VoutnVoutp

Vbn1

Vbn2

Vdd

VinpVinn

Vbp1

elVsig arg:

SignalCap.

ParasiticCap.

ParasiticCap.

ParasiticCap.

ParasiticCap. Parasitic

Cap.

ParasiticCap.

smallVsig :

SignalCap.

Technology scaling

Technology scaling can reduce parasitic capacitances.However signal capacitance will increase to keep the same SNR at lower voltage operation.

Parasitic capacitance smallerOperating voltage lowerSignal swing lower

Signal capacitance largerVoltage gain lower


Performance model for pipelined ADC

Cf

Cs Cpi gm Cpo COLRL2

1

1

p

sω

OpAmpofpoleSecond

ceresisOutputR

cecapaciLoadC

cecapaciparaciticputputinputCC

loopfeedbackforcecapaciSignalCC

stageinputofcecTranscondug

p

L

oL

popi

fs

m

:

tan:

tan:

tan&:,

tan:,

tan:

2ω

βπ L

mclose C

gGBW

2_

pisf

f

CCC

C

β

pisf

pisfoLpoL CCC

CCCCCC

2fs

oL

CCC

oLfso CCCC

OpAmp

o

dspi

o

dspo

o

dspieffo

ds

o

pi

o

po

o

pio

mclose

C

I

C

I

C

IVC

I

C

C

C

C

C

CC

gGBW

112

1

112

1

2_ ππ

A. Matsuzawa, “Analog IC Technologies for Future Wireless Systems,” IEICE, Tan on Electronics, Vol. E89-C, No.4, pp. 446-454, April, 2006.

We have developed the performance model for pipeline ADC that can treat technology scaling.


Scaling and analog device and circuit parameters

　μ

ds2effox

IVC

L2W

(b)Cpi_N, Cpi_P,Cpo[fF/mA],ωp2_N,ωp2_P[GHz]

(a)WN,WP[μm/mA],VA_N, VA_P[V]

D

G

S

B

gdC dbC

gsC sbC

dbC

dsI

Veff=0.175V

DR

DR

L[μm]0.1 0.2 0.3 0.4 0.51

10

100

1000

Cgd

Cgs

Cap

. [fF

/mA

],f T

[GH

z]W

[μm

/mA

]

fT

W

2/1 S S: Scaling factor

Gate width and capacitances decrease with technology scaling.


Determination of signal capacitance

2

19 21066.1

sig

N

o VC

DR[μm]

0.001

0.01

0.1

1

10

100

1000

0.1 0.50.05

Co[

pF]

8bit

10bit

12bit

14bit

Vin+

vout-vout+

2Veff

Vdd-4Veff

2Veff

Vin-

Vdd

Output signal range

Gain Boost amp.

Larger resolution requires larger signal capacitance.Furthermore, Voltage lowering increases signal capacitance more.

5.2V3.6V2.2V1.6V1.0VVsig_pp

3.3V2.5V1.8V1.5V1.2VVdd

0.35μ m0.25μ m0.18μ m0.13μ m90nm

5.2V3.6V2.2V1.6V1.0VVsig_pp

3.3V2.5V1.8V1.5V1.2VVdd

0.35μ m0.25μ m0.18μ m0.13μ m90nm


10

100

1000

10000

0.01 0.1 1 10Ids[mA]

fc[M

Hz]

90nm 0.13μ m 0.18μ m 0.25μ m 0.35μ m

Performance curve

①Co≫Cpo,Cpi

）（・π ds

effo

dsclose I�

VCI

GBW 31

_

②Cpi<Co ＜ Cpo

）　（α

・π

tConsVC

GBWoeffo

close tan3

11_

③Co ＜ Cpo 、 Co ＜ Cpi

）（αα

・π dsdsoieffo

close I�

IVCGBW

13

11_

①

③②fFCo 50

Performance exhibits convex curve.There is the peak conversion frequency and the optimum current. Current increase results in increase of parasitic capacitances and decrease of conversion frequency in the higher current region.

o

dspi

o

dspo

o

dspieffo

dsclose

C

I

C

I

C

IVCI

GBW

112

1_ π


Performance summary

12bit

1

10

100

1000

10000

0.01 0.1 1 10Ids[mA]

fc[M

Hz]

90nm 0.13μ m 0.18μ m 0.25μ m 0.35μ m

８ bit1

10

100

1000

10000

0.01 0.1 1 10Ids[mA]

fc[M

Hz]

90nm 0.13μ m 0.18μ m 0.25μ m 0.35μ m

10bit

0.1

1

10

100

1000

0.01 0.1 1 10Ids[mA]

fc[M

Hz]

90nm 0.13μ m 0.18μ m 0.25μ m 0.35μ m

12bit0.01

0.1

1

10

100

0.01 0.1 1 10Ids[mA]

fc[M

Hz]

90nm 0.13μ m 0.18μ m 0.25μ m 0.35μ m

14bit

Scaled CMOS is effective for just low resolution ADC.Scaled CMOS is not effective for high resolution ADC.


動作エネルギー

0.001

0.01

0.1

1

10

100

0.01 0.1 1 10I ds [mA]

Pd/

f c[m

W/M

Hz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

1MHz あたりの消費電力を推定すると、寄生容量の効果が現れるまでは消費電力と変換周波数は比例し、電流が増加すると、電流増大によるサイズ増大で寄生容量効果が現れ、動作エネルギーは増大する。


Optimization of Veff

Veff [V] Ids [mA]

f c [M

Hz]

I ds [m

A]

Veff [V]

f c [M

Hz]

12 bit, 0.18um CMOS 10 bit

Blue: 0.18um

Red: 90nm

Optimum Veff is a function of resolution, current, and design rule.

The lower Veff is recommended for scaled CMOS technology.


Optimization of OpAmp in Pipelined ADC

M. Yoshioka, M. Kudo, T. Mori, and S. Tsukamoto“A 0.8V 10b 80MS/s 6.5mW Pipelined ADC with Regulated Overdrive Voltage Biasing,” ISSCC, Dig. Tech. paper, pp. 452-453, 2007.

90nm CMOS, near sub-threshold operation, and SC level-shifthave realized 10bit 80MHz ADC with 0.8V operation and small power of 6.5mW


Results

30

40

50

60

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3

SN

DR

[d

B]

30

40

50

60

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3S

ND

R [

dB

]

Fclk=80MS/s, Fin=11MHz

Ta=273K Ta=373K

Slow/Slow

Fast/Fast

Supply Voltage [V]

1P10M 90nm CMOSwith MIM Capacitors

10bit 80MS/s

0.8V

55.0dB @2MHz51.4dB @41MHz

6.5mW

1.18mm x 0.54mm

< 1.0LSB< 0.8LSB

Technology

ResolutionConversion Rate

Supply Voltage

SNDR

Total Power Consumption

Active Area

INLDNL

1.2Vp-p DifferentialInput Range1.2V


13.3mW

< 0.5LSB< 0.4LSB

FoM=0.2pJ/step 0.08mW/MHz


誤差補正技術


MOS の VT ばらつきと 1/f ノイズ

MOS の VT ばらつき係数は飽和する 1/f ノイズ係数は穏やかに減少


ウエファー内での VT 変動

23

45

67

89

10

3

4

5

6

7

8

9

10

0.54

0.55

0.56

0.57

0.58

0.59

0.60

VtnW/L=3.8/0.38

23

45

67

89

10

3

4

5

6

7

8

9

10

0.66

0.67

0.68

0.69

0.70

0.71

0.72

VtW/L=40/4

Vt =686±7mVVt =575±18mV

小さなトランジスタの VT ばらつきはランダムであるが、大きなデバイスでは面内傾斜が見えてくる


VT ミスマッチ

LWT

Vox

T

LWT

V OXT

22

0.13um: Morifuji, et al., IEDM 20000.4um : My data

1 10 100 11030.1

1

10

100

VT LW( )0

VT LW( )1

VT LW( )2

LW

0.1

1

10

100

)mV(VT

)m(LW 21 10 100 1000

0.4um Nch

0.13um Nch In w/o Halo*

0.13um Nch Boron, w. Halo

VT ミスマッチを小さくするには大きなゲート面積が必要、しかし性能劣化を招く


Influence of VT mismatch in current staring DAC

0iI 1iI 2iI 1N2iI

N2C2

1I

)I(

N: resolution

C: Constant determined by INL yield

Higher resolution DAC requires smaller current mismatch which is mainly caused by VT mismatch.

NII

21)(

2

6 8 10 12 14110 3

0.01

0.1

sigma3.0N( )

sigma2 N( )

sigma1.3N( )

sigma0.8N( )

N

90%

50%

10%

99.7%

Van den Bosch,.. Kluwer 2004

INL yield

6 8 10 14

10

1

0.112

Cu

rren

t m

ism

atch

(%

)

Resolution (bit)


高精度アナログ回路の課題

High precision

circuits

High precision

circuits

Small mismatch

Small mismatch

Large Gate size

Large Gate size

Expensivecost

Expensivecost

LargePower

dissipation

LargePower

dissipation

Lowcutoff

frequency

Lowcutoff

frequency

Large area

Large capacitance

Large capacitance

高精度アナログ回路ではデバイスの面積が大きくなる。したがってコスト増の他、容量の増大により周波数特性劣化と消費電力増大を招く。


デジタル補正を用いた DAC

CAL-ADC measures non-linearity of DAC and compensates it’s non-linearity by CAL-DAC with logic

Y. Cong and R. L. Geiger, Iowa state university, ISSCC 2003

External ADC

Compensation circuits

14bit 100MHz DAC


デジタル補正の効果

+/- 9 LSB

+/- 0.4 LSB

14b 100MS/s DAC

1.5V, 17mW, 0.1mm2, 0.13um

SFDR=82dB at 0.9MHz, 62dB at 42.5MHz

Area: 1/50 Pd: 1/20

+/- 5 LSB

+/- 0.35 LSB

INL DNL

デジタル補正により、小さなデバイスを用いても高精度化が可能となった従来と比べ、面積は 1/50, 消費電力は 1/20 になった。しかしこの方法は外部に高精度 ADC が必要なため、非現実的である。

Before

After

14bit DAC


A 14-bit 100-MS/s Digitally Calibrated Binary-Weighted Current-Steering CMOS DAC without

Calibration ADC

Yusuke Ikeda, Matthias Frey,

and Akira Matsuzawa

Tokyo Institute of Technology, Japan


Motivation

Area

Res

olut

ion

Ban

dwid

th

The relation between the area and the performance

CalibrationTarget Resolution Log(Area)

BandwidthArea

1C1

•To realize a high speed and a high resolution DAC, It is necessary to utilize the calibration technique.•Keep the total area small.


デジタル補正を用いた DAC

MSBARRAY

LSBARRAY

CALARRAY

SUBARRAY

6bit+1bit 8bit 3bit+1bit 6bit+1bit

CurrentMirrorARRAY

6bit+1bit

MSBSWITCH

LSBSWITCH

CALSWITCH

SUBSWITCH

Δ I CALLOGICMEMORY

Output

IMSB0

28IICMSB0

28IILSB7

27IILSB0

20IIMSB5

213I

VDD

6+1 8 3+1 6+1

MSBDAC LSBDAC CALDAC SUBDAC

MAINDAC

～～ICAL0

2-3IICCAL0

2-3IICAL2

2-1I

～ISUB0

2-3IICSUB0

2-3IISUB2

22I

～ Y. Ikeda, A. Matsuzawa, "Digital Calibration Method for Binary-Weighted Current-Steering D/A-Converters without Calibration ADC", IEICE TRANS. ELECTRON, vol. E90-C, No.6, pp.1172-1180, June. 2007

　

0 5000 10000 15000-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

INL

(LS

B)

0 5000 10000 15000-8

-6

-4

-2

0

2

4

6

8

code

INL

(LS

B)

0 5000 10000 15000-4

-2

0

2

4

6

8

code

DN

L(L

SB

)

0 5000 10000 15000-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

DN

L(L

SB

)

+/- 6 LSB +/- 0.5 LSB

+/- 0.25 LSB

INL

DNL +/- 6 LSB

Before After

当研究室が提案した DAC は比較器で補正するもので、 ADC が不要である。

Comparator 14b DAC


RL

Vout

Main DAC

Cal DAC

2oI

4oI 12 N

oINoI

2 12 jN

oIijN

oI

222 jNoI

ijNoI

2

Comparator

Logic

Data in

Error compensation by comparator

im

i

nnmm

2

12

121

1

Nature of binary weighted values887654 2

121

21

21

21

21

1) Measure LSB value by CAL DAC with certain accuracy. NoI

2

2) Measure the error of each current source by comparator with binary search .

1414131212

14141313

1

2222'

222'

222'

oooo

ooo

No

mN

nnm

omo

m

IIIII

IIII

IIII

Example

3) Compensate the errors by digitally


MSB calibration

•Comparing IMSB0 with ICMSB0 calibrated by SUBDAC•Current mirror mismatch and comparator offset are canceled by change the switch position.

CALLOGICMEMORY

11+1bit

IMSB0 ICMSB0

SUBDAC

ISUB+ ISUB-

A AB B

(=28I+δ1) (=28I+δ0)

1:1+m

LSB,CALDAC

ICAL+ ICAL-

ΔI

11-stepSAR process

21CALBCALA II

A: -δ0

B: +δ0


The conversion operation

MSBDAC

MSBDMY

LSBDAC

CALDAC

SUBDAC

δ0

δ1

Adder

δ2δ3δ4δ5δ6

In[13:0]

In[13:8]In[7:0]

[13] [12] [11] [10] [9] [8]

MSBDMYMEM

MSB MEM

MSB DummyCalibration

MSB Calibration


Layout (0.18um CMOS)

800um

900um

Logic&

Memory

Comparaor

Output circuits

Latch&

Switch

Current Sources&

Current mirrors


The Simulation Results

　

0 5000 10000 15000-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

INL

(LS

B)

0 5000 10000 15000-8

-6

-4

-2

0

2

4

6

8

code

INL

(LS

B)

0 5000 10000 15000-4

-2

0

2

4

6

8

code

DN

L(L

SB

)

0 5000 10000 15000-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

DN

L(L

SB

)

Before Calibration After Calibration

0

4

8

-4

-8

0

4

8

-4

-8

0

0.2

-0.2

-0.4

0

0.2

-0.2

-0.4

0 5000 10000 15000

0 5000 10000 15000 0 5000 10000 15000

0 5000 10000 15000

INL

(LS

B)

DN

L (L

SB

)　

0 5000 10000 15000-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

INL

(LS

B)

0 5000 10000 15000-8

-6

-4

-2

0

2

4

6

8

code

INL

(LS

B)

0 5000 10000 15000-4

-2

0

2

4

6

8

code

DN

L(L

SB

)

0 5000 10000 15000-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

DN

L(L

SB

)

Before Calibration After Calibration

0

4

8

-4

-8

0

4

8

-4

-8

0

0.2

-0.2

-0.4

0

0.2

-0.2

-0.4

0 5000 10000 15000

0 5000 10000 15000 0 5000 10000 15000

0 5000 10000 15000

INL

(LS

B)

DN

L (L

SB

)

INL>6LSB INL<0.5LSB

DNL>6LSB DNL>0.3LSB


The Measurement Results

After Calibration

SFDR 83dBc

Before Calibration

SFDR 69dBc

SFDR14dBUP

@100MSps6kHz Signal


The Performance Summary

Tecnology 0.18 um CMOSResolution 14 bit

Update Rate 100 MSpsFull-Scale Current 11.5 mA

Supply Voltage 1.8 V

SFDR (Before Calibration) 69.2 dBc @fsig=6kHz

SFDR (After Calibration)83.4 dBc @fsig=6kHz

46.6 dBc @fsig=30MHz

Power Consumption79.2 mW (analog)

5 mW (digital)Active Area 0.74 mm2


The Comparison of other DACs

0

0.5

1

1.5

2

2.5

3

3.5

0 5 10 15Up

dat

e R

ate/

Po

wer

(M

Sp

s/m

W)

Active Area (mW)

ISSCC'04

ISCAS'06VLSI'06

This Work

ISSCC'06JSSCC'00 JSSCC'99

JSSCC'00

ISSCC'04

(mm2)


S1

-

+G

S2

S3

Co

S1

-

+G

S2

Ci

S3

vo

vin

vin

(a)

(b)

+

-

High gain type (feedback method)

Low gain type (feed forward method)

Va Vo

osao

aoosa

VA

AVV

VV)A(VV

1

Basic CMOS comparator

Voff at sigma reaches 30mVin CMOS comparator

Comparator and offset suppression

Store the offset voltage in capacitor and subtract it from the signal

Offset suppression


Digital Comparator offset compensation

Vin+ Vin-Vcom Vcom

Vmax

Vmin

Vmax

Vmin

Latched CMP

Logic

Comp_out

CCAL Cs

CCAL Cs

CCAL=10 CsCAL circuits

Offset voltage of latched comparator can’t be compensated by previous method.Because it has no bias point. In this case, digital method should be applied.

Input terminals are shorted and the output signal controlsapplied voltage to the differential pair in CAL circuits so that the frequency of occurrence in differential output signals become equal.

I

I I

V

“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC”Pedro M. Figueiredo, et al., ISSCC 2006


Cf

CompDAC

G

Cs

Vin

Vo

VDAC

S1f

S1s

S2f

S2s

DACf

s

f

sino V

CC

CC

VV

1

NCC

21

)(

4102)(

pFCCC

DACin

f

f

s

so VV

C

C

CC

V

Capacitor mismatch in pipelined ADC

Capacitor mismatch in pipelined ADC determines the conversion accuracy. For the higher resolution, the larger capacitance is needed.

12 bit

10 bit

14 bit

12 bit

10 bit

14 bit

1

0.1

0.01

0.0010.1 1 10 100

Capacitance (pF)M

ism

atch

(%

)

DACino VVV 2


Vref

DOUT

-Vref -Vref/ 4

Vref/4

IDEAL

ACTUAL

CAL

0　0

0　1

1　0

VINδ 1

δ 2

Vref

DOUT

-Vref -Vref/ 4

Vref/4

IDEAL

ACTUAL

CAL

0　0

0　1

1　0

VIN

Vref

DOUT

-Vref -Vref/ 4

Vref/4

IDEAL

ACTUAL

CAL

0　0

0　1

1　0

VINδ 1

δ 2

Capacitor mismatch compensation

Capacitor mismatch causes the large conversion value differencesat the input voltage where the comparator changes the DAC voltage.

Compensation method:

1) Select input signal to +/- Vref/4

Cf

CompDAC

G

Cs

Vin

Vo

VDAC

S1f

S1s

S2f

S2s

+/ - Vref/ 4

Logic

Scal

2) Convert this value with VDAC=0 and +/- Vref and obtain and . 3) Add or subtract this to or from the output values

1 2

21,

S. Y. Chung and T. L. Sculley,” A Digitally Self-Calibrating 14-bit 10MHz CMOS Pipelined A/D Converter.” IEEE, JSC, Vol. 37, No.6, pp. 674-683, June 2002.


1/f ノイズ

timeD

rain

cur

rent

fWLCK

Sox

VG

1

Gate Oxide Gate Oxide

Si SiTrap Trap

1/f noise degrades SNR of base-band signal seriously.The 1/f noise from MOS is one or two order of magnitude higher than bipolar.The larger gate area is needed to reduction this noise.


Chopper amplifier

-

+ +

-

+Vn

-Vn

GVin

Φ s Φ s

Vout

sNins

oddnn

Nout nffSnffGn

fS

2

:

2

2

)(12

)(

Signal Signal + Noise Signal is reconstructed

Noise is filtered out

Signal

1/f noise

1/f noise

Signal

LPF

Chopper freq.

C. C. Enz, E. A. Vittoz, and F. Krummenacher, IEEE Journal of Solid-State Circuits, Vol. 22, No. 3, pp. 335-342, June 1987 Chopper freq.=1KHz

W/ chopper

W/O chopper

Chopper technique is often to be used to reduce the effect of 1/f noise.Signal

Chopped noise


CT filter tuning

DummyOscillator

Filter

Peak Detector

PLL

go go

gm cont. go cont.

gm

gm

Ref clock

RC or gmC circuits can realize active filter circuits,However, frequency characteristics and Q of the filter are strongly affected byAbsolute value of R, C, gm and PVT fluctuation.Then, the filter tuning circuit is vital.

Q tuningfrequency tuning

Filter circuit can be used as oscillator, if the Q become infinity.


Digital calibration in mixed signal SoC

An

alo

g B

uff

ers

OffsetAdjust

VGA5th order

Gm-C Filter

DAC

DAC

7bitADC

OffsetControl

Defect

WobbleFilter

Frequency&

PhaseComparator

FIRFilter

LMS

ViterbiDetector

LoopFilters

DACs

VCO

ClockControlSystem

Clocks

1/N

LevelDetector

ExtractedData

WobbleDetect

Pick upOutputs

ExtractedClock

…

ServoPre-Processor

Servo Error Signals

GainControl

DefectDetect

[RF input] [Analog Filter output]

[FIR output]digitalcontrol

...

Digital Calibration

PRML circuit for DVD recorder

To keep high production yield and stable operation against PVT fluctuation,mixed signal SoC has many digital self calibration circuits.MCU controls many analog parameters.


Issues of analog compensation techniques

• Basically use discrete-time technology– Difficult to apply Continuous-Time circuits.– Needed clock causes another noise.

• Some need calibration period– At power on

• Needs not short time to wait the system becomes stable.• Some different situation at the power on.

– Idling time on the job• Can get sufficient time for calibration?• Too much system depended.

• Calibration on the job– Conventionally needs extra circuits.

Cost and power consumption increase.– Needs many calibration time, if statistical methods are used.


Conclusion

• Analog circuits require compensation technique– Mismatch is inversely proportional to the square root of area.

– Control of absolute vale of device parameters is difficult.– Also, device parameters are affected PVT fluctuation easily.– If not use of compensation techniques

• Large area, large power consumption, poor frequency performance.

• Compensation techniques are very effective to improve precision of circuits, production yield, and durability to PVT fluctuations

• However, they have many issues– Basically DT method are used and difficult to apply CT circuits.– Need calibration periods

SRR

CC

VV fnT

1,,, /1_


微細プロセスを用いたアナログ回路の開発戦略

OP アンプ性能の劣化

低ダイナミックレンジ

ばらつきの増大

一発動作

面積単価の上昇

容量を用いた演算

オペアンプレス

ΣΔ 変調の応用

デジタル補正

インダクタレス

ΣΔ 型 ADC

LNA, Mixer

コンパレータなど

直並列型 ADC

逐次比較型 ADC

課題解決技術具体回路


今までのまとめ　

• CMOS の微細化– 高周波化→ 60GHz 応用が可能に

– OP アンプ性能が課題に• 低利得• 低振幅

– 低電圧・低振幅化→ SNR 確保のため容量増大• 低 SNR ・低分解能については高速化・低電力化を促進• 高 SNR ・高分解能については高速化・低電力化が困難

– アナログ部の面積とコスト抑制が不可欠

– ばらつきの抑制が課題• 高精度化はコア面積増大と性能劣化をもたらす

– デジタル補償技術が不可欠• DAC, ADC• イメージ信号抑制


A/D 変換器

・パイプライン型 ADC・直並列型 ADC・逐次比較型 ADC・ ΔΣ 型 ADC

ADC は OP アンプを用いない方式が検討されはじめている


パイプライン型 ADC

1st out 2nd out

パイプライン型 ADC は・標本化・電圧比較（ ADC)・比較結果に応じた DAC 電圧設定・ ( 信号 -DAC 電圧）の増幅（通常２倍）

をパイプライン的に行う

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

Sample & Hold 1st stage 2nd stage

Amplify (Hold) Sample Amplify

Cf

Cs

Cf

Cs

現在の高速・高精度 ADC の主流


OP アンプから比較器 + 電流源へ

OP アンプの負帰還回路は入力が仮想接地になる。出力は Vx が VCM 漸近するように決まる。

コンパレータのディレイが無いと仮定すれば、 Vx=VCM となる時点で出力が決定される。OP アンプの負帰還回路と同様な動作が可能。

Comparator-Based Switched-Capacitor

従来の OP アンプ回路

パイプライン型 ADC は高利得の OP アンプが必要だが、微細化・低電圧化に伴い実現が困難に

106)( NdBG 分解能 14 ビットでは 94dB 以上の利得が必要

増幅回路１段あたり 20dB 程度、４段が上限なので 12 ビット以上は困難に

→OP アンプをやめて、その機能を比較器と電流源に置き換えるN: 分解能


ADC への応用

+

_

C1

C2

AGND

VxE1

E2

I1

I2

Vo

Vx

Vo

Vo(n-1)

Vo(n)

Vxo

AGND

t

t

サンプリングした信号がC2 に蓄積されている

C2 を比較器の入力に接続比較器が動作し、 I1 が流れる

動作遅延

ゼロクロス

I2 に切り替える

最終信号ゼロクロス

大きな電流

小さな電流

比較器と大・小２つの電流源を用いることで比較器の動作遅延による誤差を少なくなるようにしている。

電流源により充電される

T. Sepke, J. K. Fiorenza, C. G. Sodini, P. Holloway, and H. Lee, “Comparator-Based Switched-Capacitor Circuits For Scaled CMOS Technologies,” IEEE, ISSCC 2006, Dig. of Tech. Papers, pp. 574-575, Feb. 2006.


構成と試作結果

全体構成　 1.5bit冗長型　　　　　　　分解能 10bit

分解能 10bit のパイプライン型 ADC を設計・試作。8MHz 動作時の消費電力は 2.5mW, FoM=0.3pJ/b

FoM は低いが、驚くほど低くはない


ダイナミック型比較器の採用

Vx<VT においては M2 はオフ、 M1 はオンとなり、C1 は電流源で充電され、出力電圧は CL に蓄えられる。

Vx>VT においては M2 はオン、 M1 はオフとなり、CL への出力電圧の蓄積は停止する。

貫通電流が流れない比較器の採用で更に低電力化を図る


得られた性能

8bit ADC を設計・試作。　 200MHz にて有効ビット 6.4bit Pd=9mW FoM は 0.5pJ/step が得られた。

L. Brooks and H. Lee, “A Zero-Crossing-Based 8b 200MS/s Pipelined,” IEEE, ISSCC 2007, Dig. of Tech. Papers, pp. 460-461, Feb. 2007.


直並列型 ADC

直並列型 ADC は OP アンプを用いないので低電力だが比較器の高精度化が不可欠である

1.Y. Shimizu, S. Murayama, K. Kudoh, H. Yatsuda, and A. Ogawa, “A 30mw 12b 40MS/s Subranging ADC with a High-Gain Offset-Canceling Positive-Feedback Amplifier in 90nm Digital CMOS,” IEEE, ISSCC 2006, Dig. of Tech. Papers, pp. 222-225, Feb. 2006.


正帰還を用いた比較器

Reset 時

S1 が開、 S2, S3 が閉。T3,T4 がダイオード接続され、C1,C2 にオフセット電圧がストアされる。

Amp時S1 が閉、 S2,S3 が開。

C2 により DC シフトされながら、T1,T3 及び T2,T4 をドライブできる。更に C1 により正帰還がかかり利得が上がる。

従来の回路では 15 倍の利得しか得られないが正帰還により 200 倍まで向上→ オフセット電圧が減少

Vdd

Vss

C1

C1

C2C2

S3 S3

S1S1

S2S2

VaVa

Vin-Vin+

Vo-Vo+


評価結果

10.5 から 11.0 の高い有効ビットを実現。40MHz 動作時に 30mW の消費電力

90nm CMOS 1V 動作

0.4pJ/step

高分解能の割には低電力


逐次比較型 (SA 型 )ADC の革新

( 低 FoM ADC アーキテクチャ)


逐次比較型 ADC

バイナリーサーチのアルゴリズムを用いたものが逐次比較型 ADC である。

・比較的高精度　 16bit 程度・低消費電力（ OP アンプを使用しない）・低速（マルチサイクル）

Comparator

+

_

Vin

2

C

4

C

8

C

16

C

16

CC

Vref

Binary weighted Capacitor array

VDACVin

VFS2

1

VFS2

1 VFS4

1+

VFS2

1 VFS8

1+

VFS2

1 VFS8

1+ VFS16

1+

b1=1b1=1b2=0

b1=　b3=　1b2=0

b1=　b3=　b4=　1b2=0

CMPin

VDACVin

VFS2

1

VFS2

1 VFS4

1+

VFS2

1 VFS8

1+

VFS2

1 VFS8

1+ VFS16

1+

b1=1b1=1b2=0

b1=　b3=　1b2=0

b1=　b3=　b4=　1b2=0

CMPin

OP アンプを用いないので元々低電力であるが高速化・高精度化が必要


SA ADC の性能

FoM

0.1

1

10

100

1000

2005 2006 2007 2008 2009 2010Year

Fo

M[f

J/c

on

v.s

tep

]

SAR ADC Power vs Sampling Freq.

0.001

0.01

0.1

1

10

100

1000

10000

0.1 1 10 100 1000 10000 100000

Sampling Freq.[MSps]

Po

we

r[m

W] 14bit

12bit

10-9bit

7-5bit

ISSCC2008

SA ADC は高分解能から高速まですべての領域で開発が進められている。FoM は３年間で 1/200 まで低下した。

３年間で　 FoM は　 1/200 に減少

Courtesy Y. Kuramochi実効変換ステップ変換周波数

消費電力

FoM

1/200


65fJ/conv. を達成した逐次比較型ADC

DDi

Ui

REF VC2Q

Sample

VTP

Track Reset Comp

Result

B[0..N-1]

INp

Pre-charge

cncp

CU

M=2N-14 2 1

INn

CLK cp[0..N-2]cn[0..N-2]

VQP

VQNVTN

CSP

CSN

CTP

CTN

SAR Controller

あらかじめ参照電圧を重み付けされた容量に保存しておきVQP, VQN 間を比較して極性を変えながら接続することで逐次比較を実現する。参照電圧の逐次印加が不要なのでセットリングが速く、バッファが要らないので低電力

J. Craninckx and G. Van der Plas, “A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.


逐次変換の方法

Pre

char

ge

TrackSample

VQp

VQn

Compare

c0pc0n

Precharge

CSP

VQP

CSN

c0n

c0p

c0p

c0nVQN

128CU

DDUINS VC128V

2

CQ

Pre

char

ge

TrackSample

VQp

VQn

Compare

c1pc0n

Precharge

CSP

VQP

CSN

c1n

c1p

c1p

c1nVQN

64CU128CU

...

VC64

VC128

V2

CQ

DDU

DDU

INS

1. 差動入力信号を Csp, Csn に保存し、 VQP, VQN 間を比較して MSB を決定する。2. MSB の状態に応じて容量 128Cu の接続極性を切り替えて Csp, Csn に接続3. 減少した差動電位を比較して MSB-1 bit を決定、以下繰り返す


評価結果

1k 10k 100k 1M 10M

6

7

8

9

Input frequency [Hz]

EN

OB

Fs = 50MS/sP = 725µW

-YesYes650.297.820CS- SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL- CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.43.4YesYes-300501240CT3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]

ENOBFs

[MS/s]Arch.

ISSCC06 Paper #

-YesYes650.297.820CS- SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL- CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.43.4YesYes-300501240CT3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]

ENOBFs

[MS/s]Arch.

ISSCC06 Paper #

変換周波数 20MHz でナイキスト周波数まで7.8bit の有効ビットを達成

20MHz で 0.3mWFoM=65fJ/step の驚異的な低 FoM を達成

FoM=65fJ/step の驚異的な低 FoM を達成

90nm CMOS 1V 動作


世界最小の FoM を達成した ADC

Vin

Comparator

Register

VhalfVDAC

CMSB /2

CMSB

CMSB /4

Output

2beq

2

beqdiss VC

2n

1

n

VC

2

1nE

Vin VoutC1

C2

2/n Vb

1/n Vb

n/n Vb

Ceq

+

-

+

-+

-

Multi-step charging (断熱充電 )

Multi-step charging can reduce energy more

Simple SA architecture

M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B. Nauta, “A 1.9uW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.244-245, Feb. 2008.

断熱充電技術により驚異的な FoM= 4.4fJ/Conv-step. を達成した


得られた性能

FO

M (

fJ/ c

onve

rsio

n-st

ep)

ISSCC 2007 ISSCC 2008

1

10

100

1000

This work

FO

M (

fJ/ c

onve

rsio

n-st

ep)

ISSCC 2007 ISSCC 2008

1

10

100

1000

This work

0.244.42Figure Of Merit

(fJ / conversion-step)

1.9Econversion (pJ/conversion)

0.088.75ENOB (bit)

0.4754.4SNDR (dB)

0.182.24INL (LSB)

0.060.49DNL (LSB)

1.95-61.1THD (dB)

0.5855.6SNR (dB)

Standard deviationAverage

0.244.42Figure Of Merit

(fJ / conversion-step)

1.9Econversion (pJ/conversion)

0.088.75ENOB (bit)

0.4754.4SNDR (dB)

0.182.24INL (LSB)

0.060.49DNL (LSB)

1.95-61.1THD (dB)

0.5855.6SNR (dB)

Standard deviationAverage

驚異的な FoM, 4.4fJ/conv-step. を達成した。

現在の平均的な FoM

1.9uW, 10bit, 1MSps 　 @ 90nm CMOS


SA-ADC を並列動作 :24GS/s の超高速 ADC

Input

sub-ADC (16)

multi-phaseclock generator

Clock

Mem

ory

arr

ay

SFI-4

po

wer

sp

litt

er48

2

T/H

arr

ay

(9-1

6)

2

T/H

arr

ay

(1-8

)

2

sub-ADC (9)

sub-ADC (8)

sub-ADC (1)

21:8 demux

offset cntrlDAC array

timing cntrlDAC array

gain cntrlDAC array

6

481:8 demux

62

8

8

2

2

481:8 demux

6

481:8 demux

6

170MHzsync.

2.5V 1V

1.2Vp-pdiff.

Input

sub-ADC (16)

multi-phaseclock generator

Clock

Mem

ory

arr

ay

SFI-4

po

wer

sp

litt

er48

2

T/H

arr

ay

(9-1

6)

2

T/H

arr

ay

(1-8

)

2

sub-ADC (9)

sub-ADC (8)

sub-ADC (1)

21:8 demux

offset cntrlDAC array

timing cntrlDAC array

gain cntrlDAC array

6

481:8 demux

62

8

8

2

2

481:8 demux

6

481:8 demux

6

170MHzsync.

2.5V 1V

1.2Vp-pdiff.

P. Schvan, et. al., “A 24GS/s 6b ADC in 90nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.544-545, Feb. 2008.

1601016# ADCsof

160 6b SA ADCs realize 24GS/s conversion

One ADC: 150MS/s


Ramp generator

Encoder

Lim. amplifiers

Comparators

sub-ADC

T/H array

Packaged ADC performance

Clock gen.

dem

uxe

s

90nm CMOSProcess

4 x 4 mm2ADC core

1.2W @ 1V and 2.5VPower

40dB @ 8GHz

35dB @ 12GHz

SFDR

4.2/4.8, Fin= 8GHz

3.5/4.1, Fin= 12GHz

ENOB

average cal /

cal each freq

1.2Vp-p diff.Input range

0.1 - 24GS/sConversion rate

6 bitsResolution

90nm CMOSProcess

4 x 4 mm2ADC core

1.2W @ 1V and 2.5VPower

40dB @ 8GHz

35dB @ 12GHz

SFDR

4.2/4.8, Fin= 8GHz

3.5/4.1, Fin= 12GHz

ENOB

average cal /

cal each freq

1.2Vp-p diff.Input range

0.1 - 24GS/sConversion rate

6 bitsResolution

0

10

20

30

40

50

0 5 10 15 20 25 30

Sampling rate, GS/s

Fo

M, p

J/co

nv.

[Schvan’06]

This work

[Lee’03][Poulton’03]

[Harwood’07]

[Nosaka’04]

FoM =P

2Fin 2ENOBFoM =

P

2Fin 2ENOB

得られた性能

24GS/s の超高速動作はすばらしいが、FoM=3pJ/conv は低くない1pJ/conv. 程度が欲しい。並列動作のオーバーヘッドが大きい


A 0.026mm2 Capacitance-to-Digital Converter for Biotelemetry Applications Using a Charge Redistribution Technique

Kota Tanaka, Yasuhide Kuramochi, Takashi Kurashina, Kenichi Okada,

and Akira Matsuzawa

Tokyo Institute of Technology, Japan


Proposed circuit

Off-Chip

VDD

32CC8CC CRN Cx

Cs

Vcm

Vy

kVDD

Capacitive Sensor

Vx

SAR Logic

CR1

Capacitive sensor attachable,

but sensors have a problem.


Small area (0.026mm2)

Chip photo

185m

Clock Capacitorarray

Digital Analog

185m


Resolution 8 Bit Supply Voltage 1.4 V Sampling Rate 262 kHz SNR 43.22 dB ENOB 6.83 Bit Current Consumption

169 A 360 A (when using internal clock )

Minimum DNL -0.97 LSB Maximum DNL 0.79 LSB Minimum INL -1.27 LSB Maximum INL 0.99 LSB

Area 0.026 mm2

0.034 mm2 (when including clock)

Small area and low power consumption

Ex) CDC 4.2mW 　 [6]

30mW, 20aF, 20bits, 4mm2 　 [7]

236.6W

Measurement results (1)


A 0.05-mm2 110-µW 10-b Self-Calibrating Successive Approximation ADC Core in 0.18-µm CMOS

Yasuhide Kuramochi1,2, Akira Matsuzawa2, and Masayuki Kawabata1

1 Advantest Laboratories Ltd., Miyagi, Japan 2 Tokyo Institute of Technology , Tokyo, Japan

Matsuzawa& Okada Lab

Matsuzawa Lab.Tokyo Institute of Technology


Proposed ADC Core Circuitry

COMPOUT

Extremely small

Main DAC

VCM

VINN

VREFPVREFN

CalibrationSystem

VINP

VREFNVREFP

Calibration ControlSystem


Measurements of Cap. Errors

• Measurement sequence : 1. Measurement of the offset 2. Measurement of the upper 5-bit• CAL SAR search for ΔCk_err – CCAL=0

Voffset

VCM

CCAL

Ck Ck_err

C(k+1~N)

VREFP

VREFN

Ck-1C1Cdum

SAR

Cm+Cdum=Ckk-1

m=1


Chip Micrograph

• 0.18µm CMOS, 1-poly, 6-metal Layers, MIM Capacitor

• Control logics are composed of an off chip FPGA

Main DAC Cal DAC

Comparator

550µm

95µm


Measured Spectrum

• Fsample 1MS/s, Fin 1kHz, 1.8V Supply

Frequency [kHz]0 1 2 3 4 5

Calibration Off

Calibration On

SFDR=48.2dB

SFDR=72.3dB40

80

0

[dB

]

40

80

0

[dB

]

25.1dB


Dynamic Performance

• Fsample 1MS/s, 1.8V Supply

Input frequency [Hz]1k 10k 100k 1M

SN

DR

[d

B]

SF

DR

[d

B]

40

60

80

40

60

Calibration Off

Calibration On

Calibration Off

Calibration On

23.3dB

9.0dB


ADC Performance Summary 1

Technology 0.18µm, 1poly, 6metal CMOS

Resolution 10bit

Active Area 95µm x 550µm=0.05mm2

Sampling Rate 1MSps (12MHz clock)

SNDR@nyquist 51.1dB

SFDR@nyquist 69.8dB

Full Scale Voltage 2.2Vppd

Power Supply 1.8V

Power Consumption110µW(Analog)


ADC Performance Summary 2

[1] J. Craninckx, et. al., “A 65fJ/Conversion-Step, 0-to-50MS/s 0-to-0.7mW 9bit Charge-Sharing SAR ADC in 90nm Digital CMOS”, ISSCC 2007

[2] Y. Jeon, et. al., “A 4.7mW 0.32mm2 10b 30MS/s Pipelined ADC Without a Front-End S/H in 90nm CMOS”, ISSCC 2007

12Bit11Bit10Bit9BitF

oM

[J/

con

v. s

tep

]

100f

0.01 0.1 1 10

1p

10p

10f

Area [mm2]

This work (0.18µm)

Good

This work(Estimationwith Digital)

[1] (90nm)

[2] (90nm)[2] (90nm)

*MSps ADC


Conclusions

• A 0.05-mm2 110-µW 10-b SAR ADC core:- 0.18µm CMOS- Minimizing total capacitance based on SNR- Minimizing the area of lower bit DAC with series c

onnection of binary DAC- Main DAC with low accuracy small capacitors calib

rated by CAL DAC, SNDR:9.0dB, SFDR:23.3dB improvement


パイプライン型 ADC の逆襲


高利得・フル振幅への改良

0.9V

Bias

0.0V

Out

b=1/2

CLS

B. R. Gregoire, Un-Ku Moon, ”An Over-60dB True Rail to Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.540-541, Feb. 2008.

CLS can realize higher gain and rail to rail operation.


Correlated Level Shifting

f1

f2

f3

VOP

VOUT

V0

V0 V0

2VIN

2VINVIN

+

−

C C

+VOP

−

+VOUT

−

A

− V0 +

−+ − +

CLS

VIN

2VIN-V0/A 2VIN-V/A

VIN

V0/A V/A

A/212VIN

2IN

A/21

2V

V

A/212VIN

２回増幅することで増幅度を上げ、振幅を大きくする。

ENOB=10,Fs=20MS/s, 7.5mW, FoM=375fJ/conv.-step


演算増幅器の最適化

M. Yoshioka, M. Kudo, T. Mori, and S. Tsukamoto“A 0.8V 10b 80MS/s 6.5mW Pipelined ADC with Regulated Overdrive Voltage Biasing,” ISSCC, Dig. Tech. paper, pp. 452-453, 2007.

90nm CMOS, near sub-threshold operation, and SC level-shifthave realized 10bit 80MHz ADC with 0.8V operation and small power of 6.5mW


得られた結果

30

40

50

60

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3

SN

DR

[d

B]

30

40

50

60

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3S

ND

R [

dB

]

Fclk=80MS/s, Fin=11MHz

Ta=273K Ta=373K

Slow/Slow

Fast/Fast

Supply Voltage [V]

1P10M 90nm CMOSwith MIM Capacitors

10bit 80MS/s

0.8V


6.5mW

1.18mm x 0.54mm

< 1.0LSB< 0.8LSB

Technology

ResolutionConversion Rate

Supply Voltage

SNDR

Total Power Consumption

Active Area

INLDNL

1.2Vp-p DifferentialInput Range1.2V


13.3mW

< 0.5LSB< 0.4LSB

FoM=200fJ/step 80uW/MHz

200fJ/conv. の良好な値を達成。


Veff の最適化

Veff [V] Ids [mA]

f c [M

Hz]

I ds [m

A]

Veff [V]

f c [M

Hz]

12 bit, 0.18um CMOS 10 bit

Blue: 0.18um

Red: 90nm

M. Miyahara, A. Matsuzawa, "A Performance Model for the Design of Pipelined ADCs with Consideration of Overdrive Voltage and Slewing", IEICE TRANS. ELECTRON, vol. E91-A, No.2, pp.469-475, Feb. 2008.

Veff=Vgs-VT を最適化することで性能を上げることができる。微細な素子では Veff を下げた方が良い。


MOS デイスの最適化

Halo注入が無いとき

Halo注入

ショートチャネル効果の対策のために用いられるハロー注入はドレイン抵抗を下げ、増幅器の利得を低下させる。そこで、アナログ回路に用いるトランジスタのみハロー注入を行わない方法を用いた。

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.


アナログ特性の改善

Lmin (HPA)=0.14um

Ron versus input (Vin)

Vin [V]

Ron

[Ohm

s]

Vt versus length (L)

Vt [

V]

L [ µm]

w=cste

50

100

150

200

250

0,3 0,5 0,7 0,9

Ron HPARon LVT

0,15

0,25

0,35

0,45

0,55

0,65

0,75

0 0,2 0,4 0,6 0,8 1

HPA

LVT

この技術はスイッチのオン抵抗を下げることにも有効である。



ST CMOS 65nmTechnology0.07mm^2Active area+/-0.2 LSBINL+/-0.1 LSBDNL

59dBSNDR4.5mWPower Consumption

1.0VppdInput range100MS/sSampling speed

10 bitResolution

ST CMOS 65nmTechnology0.07mm^2Active area+/-0.2 LSBINL+/-0.1 LSBDNL

59dBSNDR4.5mWPower Consumption

1.0VppdInput range100MS/sSampling speed

10 bitResolution

性能比較

M.YoshiokaISSCC-2007

0.17556.5800.890

Tech(nm)

VDD(V)

Fs(MHz)

Power(mW)

SNDR(dB)

FOM(pj/step)

References

130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004

90 1.2 12 3.3 52.6 0.76 R.WangISSCC-2005

90 1.2 100 35 56.9 0.6 G.GeelenISSCC-2006

90 1.0 100 33 55.3 0.69 K.HondaJSSCC-2007

65 1.2 100 4.5 59 0.062 This work

M.YoshiokaISSCC-2007

0.17556.5800.890

Tech(nm)

VDD(V)

Fs(MHz)

Power(mW)

SNDR(dB)

FOM(pj/step)

References

130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004

90 1.2 12 3.3 52.6 0.76 R.WangISSCC-2005

90 1.2 100 35 56.9 0.6 G.GeelenISSCC-2006

90 1.0 100 33 55.3 0.69 K.HondaJSSCC-2007

65 1.2 100 4.5 59 0.062 This work

この結果、 SA ADC並の 62fJ/Conv. step の低い FoM を達成した。

FoM= 62fJ/conv.-step


SA 型 ADC とパイプライン型 ADC の比較

FoM の比較と比較器の重要性


Opampベース ADC とコンパレータベース ADC

Comparator

+

_

Vin

2

C

4

C

8

C

16

C

16

CC

Vref

Binary weighted Capacitor array


SA ADC

CMPDAC

-

-+

+

Op　amp

CMPDAC

-

-+

+

Op　amp

1st　stage 2nd　stage

Sample Amplify

Cf

Cs

Cf

Cs

1st　stage 2nd　stage

Opamp base

Comparator base

OP アンプが性能、電力を決定

比較器が性能、電力を決定


SA ADC

Vin

Vref

Comparator Logics

Switches

Capacitor

bcT

bcc

c TNf

T 21

digcmpsetbc TTTT timedelayLogicT

timedecisionComparatorT

timesettlingSwitchT

timecycleBitT

dig

cmp

set

bc

:

:

:

:

bcd ENfP 2

convEnergyEb /:

SA ADC の回路自体は貫通電流が無く、低電力だが、高速動作が必要である。


比較器回路

GND

VDD

OUTpOUTn

INp INn

Comp

CLK

CLK CLK

CLK

INP

SPSN

INNFN FP

1 20

FN

FP

SN

SPvolta

ge

V

0

b

V

0

b

比較器はダイナミック回路で構成され、定常電流が流れないようにすることができる。

M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B.Nauta, “A 1.9uW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.244-245, Feb. 2008.

V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. van der Plas, and J. Craninckx, “An 820uW 9b 40MS/s Noise Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.238-239, Feb. 2008.

Dynamic comparators use the fast voltage fall depended on input voltage difference

Fast voltage fall


SA ADC における比較器の問題

5b Charge Redistribution (CR) SAR ADC

INpSAR0/1Vin

CLK

Vref

Vref

INn

113 3

Noise Distribution

Comparator Threshold

b0 b4b3b2b1

1 11 0 1

INp

INn

OK!

27

b0 b4b3b2b1

1 11 0 1

INp

INn

OK!

27

b0 b4b3b2b1

1 01 1 0

INp

INn

ERROR!

28

比較器はあるノイズ分布を有し、 SA-ADC の誤動作を引き起こす。



比較器のノイズと ENOB

VDD

fs, P

Vd~LSB

INp

INn

OUT

0 0.05 0.1 0.15 0.2 0.258

8.25

8.5

8.75

9

/LSB

EN

OB

/LSB=0.24ENOB=8.09


-1 -0.5 0 0.5 10

0.5

1

Vd/LSB

Bin

ary

Ou

tpu

t

-1 -0.5 0 0.5 10

0.5

1

Vd/LSB

Bin

ary

Ou

tpu

t

Ideal

1=LSB/3

-1 -0.5 0 0.5 10

0.5

1

Vd/LSB

Bin

ary

Ou

tpu

t

Ideal

1=LSB/3

2>

1

SA ADC においては 0.1LSB 程度の低ノイズが要求される。

radebitLSB

radebitLSB

V

V

deg5.0:15.0

deg1:25.0


冗長構成

Comp

OUTn

Noise

OUTp

INp

INn

Valid

com

pH

com

pL

σHN

σLN

Monte Carlo on 9b CS-SAR

0 0.05 0.1 0.15 0.2 0.25

7.75

8

8.25

8.5

8.75

9

/LSB

EN

OB

StandardRedundantNoiseTolerant

/LSB=0.17

ENOB=8.1

ENOB+0.3

ENOB+0.75

• Comparators are sized so that

σHN ~1/6 LSB and σLN ~1/12 LSB

• Good ENOB improvement with Noise Tolerant correction


比較器のノイズによる誤動作を抑制するため、高速（高ノイズ）比較器と低ノイズ（低速）比較器を組み合わせる。

低ノイズ→低速動作


セグメント DAC と増幅器を用いた逐次比較型ADC

PREAMP

DECODER Logic

AAF

REF

digitaloutput

analoginput

+

-

sampleC1

C2

Cn

binarythermo.

容量を用いたセグメント型 DAC

増幅器

高精度化のために比較器の前に増幅器を配したセグメント型容量アレーにより単調性を確保

M. Hesener, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40MS/s Redundant DAR ADC with 480MHz Clock in 0.13um,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.248-249, Feb. 2007.


利得と帯域を可変にした増幅器

C-array

sample

IN + IN -

OUT +OUT -

SW

P1

Stage 1

to latch

Stage 3 Stage 4

+ -IN OUT

- +

SW

+ -IN OUT

- +

SW

+ -IN OUT

- +

SW

+ -IN OUT

- +

SW

スイッチ電圧を制御することで利得と帯域を可変にできる。→ 変換の初期フェーズでは利得を小さくして高速性を追求。　変換が進むに従い利得を大きくして変換精度を高めている。


評価結果

66mWTotal power

17mWDigital　power

49mWAnalog　power

480MHzInternal　clock　frequency

40MHzSample　frequency

±0.9V　diff.Input　range

1.5VSupply　voltage

66mWTotal power

17mWDigital　power

49mWAnalog　power

480MHzInternal　clock　frequency

40MHzSample　frequency

±0.9V　diff.Input　range

1.5VSupply　voltage

0.13um CMOS

FoM=140fJ/step

変換周波数 40MHz にて実効分解能 13.5bit を 66mW で達成。（非常に完成度が高い発表である）


FoM の理論値

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolution

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolution

306.51.4FoM(fJ)

341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution

306.51.4FoM(fJ)

341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution


M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B.Nauta, “A 1.9uW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.244-245, Feb. 2008.

FoM=63fJ/Conv. step

FoM=4.4fJ/Conv. step


SA 型 ADC

パイプライン型 ADC と SA ADC の理論 FoM を算出した。現状は理論値にかなり近づいている。


ADC の技術動向

Architecture Flash Two-step parallel Pipeline SA

Period 78---88--- 88 --- 95-- 95-- 1x-- 06--

Technology Bipolar/CMOS Bi-CMOS, CMOS CMOS CMOS

Parallel/Serial Parallel Two-step, Semi-parallel Serial (Pipeline) Serial

Base Comparator Comparator Amplifier Comparator

Gain No No (Yes Interpolation) Yes No

Sampling No Yes Yes Yes

Transistor mismatch Comparator mismatch Capacitor mismatch Capacitor mismatch

Comparator noise Amplifier gain Comparator noise

Settling OpAmp noise

Settling

Device fT Reference+Switch OpAmp GBW Comparator+Logic

Comparator+Logic Switch Switch

Interpolation Redundancy Redundancy (1.5b) Serial Capacitor

Averaging Interpolation Gain boost Dynamic comparator

Folding Averaging OpAmp sharing Interleaving

Dynamic comparator Gain boost Calibration Calibration

Dynamic comparator

Accuracy

Speed

Design technique

SA ADC が主流になりつつあるが、増幅器を用いない限界もあるのではないか。


ΔΣ 型 A/D 変換器


ΔΣ 変調器

H(z)

Input signal

+

1z

)()(1

1)(

)(1)(

)( 11 zQzzH

zXzzH

zHzY n

フィルタ

X(z)

Output signal

Y(z)

量子化器

ΔΣ 変調器は量子化器の前にフィルターを配し、量子化出力を入力側に戻して負帰還をかけたものである。量子化ノイズは帯域外に拡散するようになり、帯域内ノイズは減少する。

STF (Signal Transfer) NTF (Noise transfer)

Ex. 1z1

1)z(H 1z1)z(NTF,1)z(STF

High pass filterNo filter

Qn:量子化ノイズ


ΔΣ 変調器の周波数特性

103

104

105

106

107

-200

-180

-160

-140

-120

-100

-80

-60

-40

-20

0SNDR　=　99.5dBSNR　　=　100.1dB

In-bandOSR=64200kHz

Dyn

amic

Ran

ge

(dB

)

Frequecy (Hz)

Thermal noise

5th order, 1bit

100dB/dec

103

104

105

106

107

-200

-180

-160

-140

-120

-100

-80

-60

-40

-20

0SNDR　=　99.5dBSNR　　=　100.1dB

In-bandOSR=64200kHz

Dyn

amic

Ran

ge

(dB

)

Frequecy (Hz)

Thermal noise

5th order, 1bit

100dB/dec

103 104 105 106 107-200

-180

-160

-140

-120

-100

-80

-60

-40

-20

0

1st order

20dB/dec

2nd order

40dB/dec

dBF

S

Frequency (Hz)

fs=26MHz

103 104 105 106 107-200

-180

-160

-140

-120

-100

-80

-60

-40

-20

0

1st order

20dB/dec

2nd order

40dB/dec

dBF

S

Frequency (Hz)

fs=26MHz

)z(Qz1)z(X)z(YL1

s

22q f12

)f(h

1L22L2

s

f

fs

2

f

f

L2

ez

12qq

OSR1L231

2df

ff2j

f12

z1)f(hN

b

b

b

bfs/f2j

量子化分解能、フィルター次数、オーバーサンプリング比率が高いほど量子化ノイズが抑圧され、 SNR が上がる。


12

21212

23

LN OSR

LSNR

0

204060

80100120140

160180200

1 10 100 1000

Dy

na

mic

　Ra

ng

e　(

dB

)

1st

2nd

3rd

4th 5th

OSR

n=1bit

回路の高速化と SNR

ΔΣ 変調技術を用いると、回路を高速動作させることで、高い SNR を得ることができる。微細・低電圧回路に向いている。

OSR= 動作周波数 /( 信号帯域 x 2)


AD

C1

i

AD

C2

i

DAC2iDAC1i DAC3i

DAC1q

AD

C1

q

DAC2q DAC3q

AD

C2

q

+

+-

- +

+-

- +

+-

- +

+-

-

+

+-

-+

+-

-+

+-

-+

+-

-

R2iR1i R3i R4i

R5i R6i R7i R8i

R5q R6q R7q R8q

R2qR1q R3q R4q

C1i C2i C3i C4i C5i C6i

C1q C2q C3q C4q C5q C6q

4b 4b

4b 4b

Vpi

Vmi

Vpq

Vmq

Y1i Y2i

Y1q Y2q

AD

C1

i

AD

C2

i

DAC2iDAC1i DAC3i

DAC1q

AD

C1

q

DAC2q DAC3q

AD

C2

q

+

+-

- +

+-

- +

+-

- +

+-

-

+

+-

-+

+-

-+

+-

-+

+-

-

R2iR1i R3i R4i

R5i R6i R7i R8i

R5q R6q R7q R8q

R2qR1q R3q R4q

C1i C2i C3i C4i C5i C6i

C1q C2q C3q C4q C5q C6q

4b 4b

4b 4b

Vpi

Vmi

Vpq

Vmq

Y1i Y2i

Y1q Y2q

CT 型複素バンドパス ΔΣ 型 ADC

Rc Rf

R0

R1

R2

R3

R7

R6

R5

R4

R8

D0

D1

D2

D3

D7

D6

D5

D4

D8

A B

A B

Rc Rf

R0

R1

R2

R3

R7

R6

R5

R4

R8

D0

D1

D2

D3

D7

D6

D5

D4

D8

A B

A BA B

CT 型 ΔΣ 型 ADC, 20MHz の信号帯域で 77dB の SNR を実現した

L. J. Breems, et., al. “A 56mW CT Quadrature Cascaded SD Modulator with 77dB in a Near aero-IF 20MHz Band.ISSCC 2007, pp. 238-239.


ゼロ IF と Near IF

DC

Amplitude

BW 20MHz

Desiredchannel

Imagerejection

+10MHz-10MHz

Image

DC

Amplitude

BW 20MHz

Desiredchannel

Imagerejection

10.5MHz

ゼロ IF

Near IF

1/f ノイズの影響が大きく、かつイメージ除去が困難

1/f ノイズの影響が少なく、かつイメージ除去が容易

→複素バンドパスフィルタが必要

ΣΔ 型 ADC はフィルター特性により様々な機能を付加することができる。


性能

50mW (analog), 6mW (digital)Power consumption

1.2VSupply voltage

71dB / 69dBPeak SNR / SNDR*

0.2pJ/conv. (FOM=P/(2^enob*2*BW))Figure-of-merit (FOM)

77dB (97dB @ 200kHz, 115dB @ 3kHz)Dynamic range*

0.5mm2Active chip area

>55dB (for -1MHz input tone)Image rejection

1Vp (differential)Max. input voltage

20MHz @ 10.5MHz IFBandwidth

340MHzSampling frequency

CT quadrature cascaded modulator (2-2, 4b)Architecture

90nm CMOS, 1P6MTechnology

50mW (analog), 6mW (digital)Power consumption

1.2VSupply voltage

71dB / 69dBPeak SNR / SNDR*

0.2pJ/conv. (FOM=P/(2^enob*2*BW))Figure-of-merit (FOM)

77dB (97dB @ 200kHz, 115dB @ 3kHz)Dynamic range*

0.5mm2Active chip area

>55dB (for -1MHz input tone)Image rejection

1Vp (differential)Max. input voltage

20MHz @ 10.5MHz IFBandwidth

340MHzSampling frequency

CT quadrature cascaded modulator (2-2, 4b)Architecture

90nm CMOS, 1P6MTechnology

(*1MHz input signal, signal bandwidth is 20MHz)

90nm CMOS 、帯域　 20MHz, DR(=SNR)=77dB, 50mmW, FoM=200fJ/conv.

90nmCMOS を用いて高い SNR を実現している。


ΔΣ 型 ADC の性能

バンド幅 [MHz]

有効

ビッ

ト

4

6

8

10

12

14

16

18

0.01 0.1 1 10 100 1000

Flash

Subranging

pipelined

SAR

folding

Sigma-Delta

ΔΣ 型 ADC は高い有効ビット (SNR) を維持しながら広帯域化が進展している


まとめ• 現在の主流であるパイプライン型 ADC は微細化に対し大きな課題

– OP アンプの利得が低下– 低電圧化により SN比が劣化、消費電力が増大

• SA ADC が微細化に適した A/D変換方式として注目されている– 微細化に伴う OP アンプの課題の影響を受けない– 容量、スイッチ、比較器しか用いないのでシンプルで低 FoM 、微細化に適する

• しかしながらパイプライン型 ADCもデバイスの最適化などにより性能が向上– ２段階の増幅– ハロー注入を行わないことにより利得やスイッチ特性を向上– SA ADC と同等の FoM

• SA-ADC の方が限界 FoM は低いがパイプラインと比べ差は案外小さい– OP アンプの問題は無いが、比較器感度への要求は厳しい– 増幅器無しで高感度化できるかどうか？– 変換エネルギーは低いが、変換速度は限界か？


まとめ：何が変わるのか？

• 微細化・低電圧化– 高速・高周波だが低 SNR→ 高速化技術を活かす– 低利得化→ OP アンプが困難に

• アナログ回路– スイッチ、容量、比較器の簡単な構成→ OP アンプレス– 定常電流が流れない構成→超低電力化– デジタル補償技術が重要に–

• 信号処理– ΔΣ 変調技術が多用– 離散時間処理が RF に適用– フィルター処理の大半はデジタル化に

adc および rf-cmos 技術の最新動向

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