64 bits processors

Arquitecturas de 64 bits: Intel Vs. AMD

Jose Galaviz Casas

Departamento de Matematicas,Facultad de Ciencias,

Universidad Nacional Autonoma de Mexico.

Jose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 1 / 51

Contenido

1 Antecedentes.2 Los contrincantes.

AMD Opteron.Intel Itanium2.

3 Comparacion4 El futuro

(0,-

4.5)[left,base]Jose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 2 / 51

La ecuacion fundamental

Tiempo de ejecucion

T(P) = Ins(P) CiclosInstruccion

SegundosCiclo

Donde:

T(P): tiempo (en segundos) que tarda la ejecucion de unprograma promedio P.

Ins(P): numero de instrucciones en el programa promedio P.

El desempeno es mejor cuanto mas pequeno sea T .


A long time ago in a far,far away CPU design center....


(0,-

4.5)[left,base]


Antes de los 80s

Circunstancias adversas:

Memoria muy lenta y muy cara: 5000 USD el MegaByte.

Por lo que se desea usarla lo menos posible.

Programa bueno = programa corto.

La crisis del software:

Software de costo creciente.Porque solo los buenos programadores pueden hacer programascortos.Y cobran caro.


La respuesta: CISC

Tiempo de ejecucion


SegundosCiclo

Reducir T (P) reduciendo Inst(P) (reduciendo el tamano delprograma promedio).

Reducir la brecha semantica entre el lenguaje de maquina y elde alto nivel.

Ofrecer al programador (compilador) todo lo que puedanecesitar.

Amplio catalogo de instrucciones de maquina, complejas, conmuchos modos de direccionamiento.

Es mas facil hacer (generar) programas cortos.

Si el programador trabaja menos, cobra menos.


Oops!

Complejidad creciente del CPU(control microprogramado).

Dificultad para implementarloeficientemente.

Dificultad para depurarlo.

(0,-

4.0)[left,base]


Re-pensando las cosas

Realmente solo se usan unas cuantas instrucciones delcatalogo (analisis estadstico).

Hacer mas eficiente lo que mas se usa y eliminar lo que casino se usa:

Menos instrucciones y mas simples.Pocos modos de direccionamiento.Pocos formatos de instruccion, longitud fija.load-store.


La propuesta: RISC

Tiempo de ejecucion


SegundosCiclo

Incrementar el rendimiento (throughput) del CPU.

Simplificar el hardware, poner solo lo esencial.

Al ejecutarse, cada instruccion fluye por el CPU atravesando,esencialmente, las mismas etapas que cualquier otra.

Pipeline.

Un ciclo de reloj por etapa.En cada ciclo todas las etapas trabajando sobre diferentesinstrucciones.

CiclosInstruccion = 1.


Nada es gratis

Se transfiere la complejidad del hardware al software.

El compilador tiene menos recursos y mucha mayorresponsabilidad en el desempeno.

Programas ejecutables mas largos.


Chiquito ... no te lo acabas

RISC produjo losprocesadores de mas altodesempeno hastamediados de los 90s.

Pero la tecnologa deproduccion decircuitos integradosmejoro notablemente.

Mas transistores porunidad de area(mayor densidad).

Mayor frecuencia deoperacion.

(-0.8,-

3.5)[left,base]


Evolucion

Procesador Ano Tec. Trans. Frec.

8086 1978 3 m 29,000 4.77 MHz

80286 1982 1.5 m 134,000 6 MHz

80386 1985 1 m 275,000 16 MHz

80486 1989 0.8 m 1.2 106 25 MHzPentium 1993 0.8 m 3.1 106 60 MHz

Pentium Pro 1995 0.35 m 5.5 106 150 MHzPentium II 1997 0.35 m 7.5 106 233 MHzPentium III 1999 0.25 m 9.5 106 450 MHzPentium 4 2000 0.18 m 42 106 1.4 GHzMcKinley 2002 0.18 m 220 106 900 MHzOpteron 2003 0.13 m 106 106 1.4 GHz

Madison 6M 2003 0.13 m 410 106 1.5 GHzPentium 4 HT 2004 90 nm 125 106 3.8 GHz

Montecito 2005 90 nm 1.72 109 1.8 GHz


Espacio disponible

De 3 m a 90 nm De que manera se puede aprovechar el espaciodisponible para elevar el desempeno?

Poniendo mas unidades funcionales del tipo que se suele usar(varias ALUs enteras, calculadoras de direcciones para accesoa memoria).

De acuerdo a las tendencias del mercado, poniendo unidadesfuncionales del tipo que sera cada vez mas usual (computoSIMD y punto flotante para graficos y multimedia).

Anadiendo hardware que contribuya a resolver problemas conimpacto negativo significativo en el desempeno (la brechaCPU-memoria, cambios en el flujo de control del programa).


Brecha CPU-Memoria

(0,-

6.0)[left,base]

1995199719981999 2000 2001 2002 2003 2005

0250500750

100012501500175020002250250027503000325035003750

Frec. CPU

Frec. DRAM

Desempeo CPU-Memoria

Ao

Fre

cuen

cia

(MH

z)


Caractersticas Post-RISC (1/2)

Ejecucion Superescalar: muchas unidades funcionales con su propiopipeline.

Solo tiene sentido si se pueden usar en paralelo,incrementando el paralelismo a nivel de instruccion (ILP).Para bajar aun mas CicloInstruccion < 1.

Para hacerlo, dado que cada una tiene su propio retardo y losresultados de una pueden ser necesarios para otra(dependencias de datos), se debe pensar en alterar el orden deejecucion de las instrucciones (Out of Order Execution).


Caractersticas Post-RISC (2/2)

Unidades funcionales para instrucciones semanticamentecomplejas: computo vectorial SIMD, punto flotante.

Hardware para paliar las perdidas de desempeno ocasionadaspor:

Cambios en el flujo de control: prediccion de salto.Acceso a memoria: muchos registros, ampliar la jerarqua dememoria anadiendo niveles de cache en el chip.


X8664

AMD reconoce que:

El mercado requiere el desarrollo de procesadores de 64 bits.

El cambio de 32 a 64 bits puede resultar traumatico:

Perdida de la inversion hecha en desarrollo y uso deaplicaciones de 32 bits en plataforma Intel X86.Perdida de desempeno al no contar con todo el entorno en 64bits.

Propone X8664 como una extension de la arquitectura deconjunto de instrucciones X86 a 64 bits. Preservando el soportenativo para continuar ejecutando con maximo desempenoaplicaiones de 32 bits.


AMD Opteron: caractersticas (1/3)

Unidades funcionales y registros:

16 registros enteros de 64 bits.

16 registros Streaming SIMDExtension (SSE) de 128 bits.

8 registros de punto flotante de 80bits.

3 ALUs enteras.

3 AGUs (Address Generation Unit).

1 unidad load/store, 2 accesos porciclo.

3 unidades de punto flotante(sumas, multiplicaciones,load/store).

(1,-

1.0)[left,base]



Caches y conectividad:

Cache L1 dividido: 64 KB datos + 64 KB instrucciones, enestampa, 2way set associative, write through.

Cache L2 unificado 1 MB en estampa, 16way set associative,write back, MOESI.

Bus de direcciones de 40 bits (1 terabyte).

Controlador de memoria integrado en la estampa DDR 200MHz, 5.4 GB/s.

Conectividad con hermanos y otros dispositivos mediante HT(HyperTransport), 3.2 GB/s full duplex.



Otras:

Arquitectura CISC, conjunto deinstrucciones X86

Modos nativos de 32 y 64 bits.

106 millones de transistores, 193mm2, a 0.130 m, 2.8 GHz.

84 Watts, 3,100.00 USD

11 ciclos de penalizacion por salto.

Esquema de prediccion de salto dedos niveles, 96 % de precision.

Ejecucion superescalar: Tresinstrucciones por ciclo.

(-0.5,-

2.0)[left,base]


AMD Opteron: estampa

(0,-

4)[left,base]


AMD Opteron: diagrama de bloques

(0,-

4)[left,base]Jose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 23 / 51

AMD Opteron: pipeline

(0,-

4)[left,base]Jose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 24 / 51

AMD Opteron: funcionamiento

Entrada:

Instrucciones X86: 1 a 17 bytes (5.3 bytes promedio),mem-reg, multiples formatos, muchos modos dedireccionamiento (no-ortogonal), instrucciones complejasmem-mem, registros de proposito especfico y semi-especfico.


AMD Opteron: Operacion.

En las etapas de fetch se cargan 16 bytes de instruccion, es decir 3instrucciones X86 en promedio. Se alinean y determinan lasfronteras. Se predicen los saltos.

Si las instrucciones no son del subconjunto mas complejo(mem-mem, movimiento de cadenas) se envan a un decodificadorrapido (fastpath) de otro modo a un control microprogramado(como era usual).

Las instrucciones son traducidas a secuencias de 1, 2 o 3instrucciones mas simples llamadas macro-ops (formato y longitudfijos, muchos registros):

(Entera PtoFlotante)(Load Store LoadStore )La ruta rapida entrega 3 macro-ops por ciclo, la rutamicroprogramada una.

Las macro-ops se traducen a micro-ops que son de cuatro gruposelementales: enteras, punto flotante, load y store.

Las miro-ops se reordenan y se renombran los registros paramantener llenos los pipelines sin conflictos entre instrucciones.

Se hace forwarding se retiran las instrucciones en ordenJose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 26 / 51

IA-64

Ruptura total con el viejo conjunto de instrucciones de Intel(X86).

EPIC (Explicit Parallel Instruction Computing):

Instrucciones al estilo RISC agrupadas en una sola palabralarga (boundle) de 128 bits: VLIW. Los elementos del paqueteson ejecutables en paralelo.Multiples unidades de ejecucion con pipeline propio (al estilode la ejecucion superescalar).Predicacion.Cargas especulativas.Reordenamiento de instrucciones a cargo del compilador (en lossuperescalares tradicionales es el procesador quien reordena).


Intel Itanium2: caractersticas (1/3)

Unidades funcionales y registros:

128 registros enteros de 64+1 bits.

128 registros de punto flotante de82 bits.

6 ALUs enteras.

1 unidad SIMD.

3 unidades de salto

2 unidades de punto flotante.

4 unidades loadstore

(1,-

1.0)[left,base]



Caches y conectividad:

Cache L1 dividido: 16 KB datos + 16 KB instrucciones, enestampa, 4way set associative, write through.

Cache L2 unificado 256 KB en estampa, 8way setassociative, write back

Cache L3 unificado 69MB en estampa, 24way setassociative, write back.

Bus de direcciones de 50 bits (1 petabyte).



Otras:

Arquitectura EPIC

Modo nativo de 64 bits.

410 millones de transistores, 374mm2, a 0.130 m, 1.6 GHz.

130 Watts, 4,200.00 USD

11, 2 y 6 ciclos de penalizacion porsalto.

Esquema de prediccion de salto dedos niveles, 96 % de precision.

6 instrucciones por ciclo.

(-0.5,-

2.0)[left,base]


Intel Itanium2: estampa

(0,-4)[left,base]


Intel Itanium2: diagrama de bloques

(0,-

4)[left,base]


Intel Itanium2: funcionamiento

3 instrucciones simples al estilo RISC en una sola palabra deinstruccion.

Cada atomo de la palabra puede ser una operacion de accesoa memoria (M), de aritmetica entera (I), de punto flotante(F) o de salto (B).

Se despachan (dispersan) hasta dos palabras por ciclo (seisinstrucciones).

Hay 11 entidades que reciben las instrucciones (puertos deestacion de reservacion): 2 Int, 4 Mem, 2 FP, 3 Br.


Predicacion

Como los saltos mal predichos son la principal fuente deperdida de desempeno en las arquitecturas con pipeline. O lospredecimos bien... o los quitamos.

Cualquier instruccion puede ir precedida de un registro depredicado, solo si el registro de predicado tiene 1 lainstruccion se ejecuta.

No hay penalizacion por errores de prediccion.

Ademas se dejan disponibles unidades funcionales de saltopara ser usadas.

Y se ejecutan las instrucciones de ambos caminos hastadeterminar cual es el bueno.


Ejemplo

if (a) { / s i a n o e s c e r o /c = d | e;

b = c + d;

}

else / a e s c e r o /e = d;

Suponiendo: a = r6, b = r7, c = r8, d = r9, e = r10.(if-conversion):

cmp.ne p1 ,p2 = r6 , r0 / / p1 = ( a ! = 0 )

(p1) or r8 = r9 , r10

(p1) add r7 = r8 , r9

(p2) mov r10 = r9


Especulacion

Dos tipos:

Control Speculation: Algunas cargas de memoria (loads) sepasan arriba de un salto del que depende su ejecucion.Data Speculation: Algunas cargas se mueven arriba de algunasescrituras de memoria que podran afectar las cargas.

Problema: Como sabemos si nuestra realidad alternativa es laverdadera? Por ejemplo si la instruccion ejecutada generaexcepcion.

Solucion: Recordamos lo que hicimos, en caso necesario lorehacemos. Las excepciones las levantamos hasta quecertifiquemos que realmente ocurrieron.


Especulacion de control

add r9 = r13 ,r4

shr r18 = r5,r1

sub r23 = r13 ,r16

cmp.eq p1 ,p2 = r23

br.cond.dptk Etiq1

ld8 r6 = [r2]

shr r7 = r6,r12 // RAW con r 6add r17 = r7,r15 // RAW con r 7

Etiq1: and r4 = r23 ,r1

Se transforma en:

ld8.s r6 = [r2] // c a r g a e s p e c u l a t i v aadd r9 = r13 ,r4

shr r18 = r5,r1

sub r23 = r13 ,r16

shr r7 = r6,r12 // uso de r 6cmp.eq p1 ,p2 = r23

br.cond.dptk Etiq1

chk.s r6, Oops // v e r i f i c a c i o nadd r17 = r7,r15

Etiq1: and r4 = r23 ,r1

...

Oops: // manejo de e x c e p c i o n


Especulacion de datos

add r9 = r13 ,r4

shr r18 = r5 ,r1

sub r2 3 = r13 ,r1

st8 [r55] = r23

ld8 r5 = [r8]

shr r7 = r5 ,r12 / / RAW c o n r 5

Se transforma en:

ld8.a r5 = [r8] / / c a r g a a v a n z a d a r 8 a ALAT

add r9 = r13 ,r4

shr r18 = r5 ,r1

sub r23 = r13 ,r1

st8 [r55] = r23 / / r 5 5 s e b o r r a d e ALAT

ld8.c r5 = [r8] / / S o l o s i r 8 n o e s t a e n ALAT

shr r7 = r5 ,r12


Software pipeline (1/3)

Un ciclo como este...

1 mov lc = 5

2 mov r2 = 8

3 mov r3 = 4

4 ld8 r4 = [r5]

5 Loop1:

6 add r23 = r22 , r3

7 add r24 = r23 , r4

8 sub r25 = r23 , r26

9 add r8 = r4 , r24

10 mov r22 = r24

11 br.ctop Loop1



Se podra transformar en...

add r23 = r22 , r3

add r24 = r23 , r4

mov r22 = r24

sub r25 = r23 , r26 add r23 = r22 , r3

add r8 = r4 , r24 add r24 = r23 , r4

mov r22 = r24

sub r25 = r23 , r26

add r8 = r4 , r24

pero hay conflictos en el uso de registros.



Pero se puede resolver con renombrado automatico.

add r32 = r22 , r3

add r37 = r33 , r4

mov r22 = r38

sub r25 = r35 , r26 add r32 = r22 , r3

add r8 = r4 , r40 add r37 = r33 , r4

mov r22 = r38

sub r25 = r35 , r26

add r8 = r4 , r40


Labores del compilador

En general el compilador tiene a su cargo:

La conformacion de los bundles (las palabras de instruccionlargas de 3 atomos). Sin conflictos, sin hazards estructurales.

El reordenamiento de instrucciones (a diferencia de laejecucion superescalar).

Las transformaciones de predicacion.

La especulacion.

El desenrollado de ciclos y el pipeline de software.

Pistas para prediccion de salto (branch prediction hints).


La arquitectura

El diseno de Itanium2 es mas innovador. Introduce nuevosfrentes de batalla para lograr mayor paralelismo a nivel deinstruccion. Rompe con el conjunto de instrucciones X86.

El desempeno de Itanium2 depende mucho mas delcompilador.

Es potencialmente mejor.Es mas difcil garantizarlo.

Opteron soporta 64 bits manteniendo la lnea de X86:traduccion de instrucciones, control microprogramado,decodificacion difcil.

Opteron tiene menos recursos (registros, unidades funcionales,cache).


La realizacion

Itanium2 tiene un numero de transistores un orden demagnitud mayor que Opteron.

Mayor densidad

Mayor consumo

Mayor calentamiento

Menor frecuencia de operacion

Mayor costo


Desempeno SPEC (aritmetica entera)

(-1,-3)[left,base]

1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.80

250

500

750

1000

1250

1500

1750

Desempeo de AMD Opteron (SPEC CINT2000)

Frecuencia (GHz)

CIN

T

(12.2,-3)[right,base]

0.9 1.0 1.3 1.4 1.5 1.60

200

400

600

800

1000

1200

1400

1600

Desempeo de Intel Itanium2 (SPEC CINT2000)

Frecuencia (GHz)

CIN

T


Desempeno SPEC (aritmetica de punto flotante)

(-1,-3)[left,base]

1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.80

250

500

750

1000

1250

1500

1750

2000

Desempeo de AMD Opteron (SPEC CFP2000)

Frecuencia (GHz)

CFP

(12.2,-3)[right,base]

0.9 1.0 1.3 1.4 1.5 1.60

250500750

10001250150017502000

2250

2500

2750

Desempeo de Intel Itanium2 (SPEC CFP2000)

Frecuencia GHz

CFP


Un gran problema

A 90 nm

El espesor de una capa de sustrato en la oblea es de unos 4 a6 atomos.

Todo esta tan cerca que ocurren fenomenos extranos.

Fuga de transistores (transistor leaking):

Cuando el transistor esta cerrado (on) deja pasar corriente.Cuando esta abierto (off) tambien, pero menos.

Se consume energa inutilmente.

Que se disipa en calor.

Tanto peor cuanto mayor sea el numero de transistores.


Fuga de transistor (transistor leaking)

(2.5, -0)[left,base] (0.5,

-3)[left,base] (6.5,

-3)[left,base]Jose Galaviz Casas (Facultad de Ciencias, UNAM) Arquitecturas de 64 bits: Intel Vs. AMD 48 / 51

Consecuencias

La ley de Moore comienza a flaquear.

Desaceleracion del desempeno.

60 % anual durante los 90s.40 % anual de 2000 a 2004.

20 % mas desempeno cuesta el doble (Marc Tremblay, SUNMicrosystems).

3 proyectos de Intel (Pentium) cancelados, uno de IBM(PowerPC).


La alternativa: multicore

Un solo chip, varios nucleos de procesamiento interconectados.

Cada nucleo por s solo podra ser un procesadorindependiente.

No es tan rapido como hacer un solo nucleo con mayordensidad.

Incremento exponencial en el poder de computo Vs.incremento lineal.

Pero se pierde menos que haciendo nada.


Multicore Ya!

Montecito (IA-64).

Opteron Egypt.

Cell (Sony, basado en PowerPC).

Pentium D, Xeon.

Athlon 64 X2.

Etcetera.


Antecedentes.Los contrincantes.AMD Opteron.Intel Itanium2.

ComparacinEl futuro

64 bits processors

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