イタリア出張報告

木村直樹

Outline

　何をしたのか。

　何をしったのか。

　何をしよう。

イタリアで

これから

Associative Memory (AM)おおまかなヒット (SS)から大まかなトラック (Road)を作る！

俺、紛らわしい！

Associative Memory (AM)

1 2 3

4 5 6

7 8 9

Map

147

258

369

LAMB, AM Chip 1

247

159

357

LAMB, AM Chip 3

158

269

358

LAMB, AM Chip 2

157

268

359

LAMB, AM Chip 4

Road output

9hit76432

√ √

√ √

√

√√√

√ √

√√

√

√√

√ √ √ √

√ √

Bingo!

Bingo!

Fake

Bingo!

AMCDF SVT 初期バージョン

AM borad (CDF SVT ++)

SVT upgrade 用

Xilinx のチップとかって面白い

AM boradp33-40 万

Jtag

衛星実験？

ＬＡＭＢ

AM Chip (and とる )

Glue (road まとめる )

Bousca (hit うけとる）

Indy　　　 (hit　分ける）

Clk divider　（ clk　わける）

chip

ダメ

ＯＫ

AM chip は＆とるだけ

JTAG

TDOTDITMSTCKGNDVcc

FPGA

FPGA

LAMB TestVME -> spy -> LAMB -> AM Chip の順で其々の pin に 1 を送り、 jtag を tdo からの出力を確認する。

基本ただのデバッグ。　しかし全ての基礎。　次機の設計に影響。

LAMB Test

Output の例　　　問題　Ｌｖ１Chain 20 80 　 Bus2 で　 Error

Chip1, expected 1 -- observe 1Chip1, expected 2 -- observe 2Chip1, expected 4 -- observe 4Chip1, expected 8 -- observe 0Chip1, expected 10 -- observe 0Chip1, expected 20 -- observe 20Chip1, expected 40 -- observe 40Chip1, expected 80 -- observe 80Chip1, expected 100 -- observe 100……

個別チェックChip1 expected ff -- observe ffChip1 expected 11 -- observed 01Chip1 expected c -- observed cChip1 expected 12 -- observed 4

パズルのような物

回答

Bit3 bit4 がショート。Bus2 右ブースカ　から　 Bus2 AM chip1,2 の間に短絡あり。

発見＋除去で復活

LAMB Test

Output の例　　　問題　Ｌｖ高Chain 80 　 chip 1,2,3 で　 Error

Bus0, expected 1 -- observe 0Bus1, expected 1 -- observe 0Bus2, expected 1 -- observe 0Bus3, expected 1 -- observe 0Bus4, expected 1 -- observe cBus5, expected 1 -- observe 8Bus0, expected 2 -- observe 0Bus1, expected 2 -- observe 0Bus2, expected 2 -- observe 0……

個別チェック　3 bit 上にずれてる。

パズルのような物

TSM TCK のラインで　 bus 80 chip 3 が一番遠い。タイミングプロブレムがおこり TDO 上で 3bit 遅れた。

New version では　 TSM 　 TCK line 　を改良！

もちろん線の長さもあるが　メインは

New AM Board

DCDC converter x5

48 V

大人気な hitが来ると皆一斉に立ち上がる。パワーが必要！

1AM board で　 250-300 W 使用… 半分ぐらい ちなみに　 7bit -> 1bit serialize

AM crate

5000 W / crate ….

我が家でつかったら　ブレーカー落ちます。（隣の家まで）寄田先生宅もぎりぎり落ちる（ all 電化且部屋いっぱい） 熱

Pattern Testランダムに作ったロードをＡＭに入れる。ランダムに作ったヒットをＡＭに送る。出てきたロードが予想通り出力されるか確認する。

あまり楽しくない。　ＡＭが壊れている？　もしくは　グルーのファームウェアがおかしい。Timing トラブル？

Expected 844916f observed 848916f実際は探すのが大変…　　変な所に bit たってるだけ .

新しいファームウェアをグルーに入れたら直った… .

TEST 纏め次機への開発には重要。　 FTK IM の開発には欠かせない体験。全てを理解していないと、作られた製品のチェックすらできない。Xilinx chip が壊れることはない (パオラ談）。

Serialize or Parallelize

101100001111

ser

para

イメージ的に共に　パラレル

ちなみに LVDS では 2 本で 1line と考え、 2 本の電圧差で 01 を決める。ー＞ timing 問題が起こりにくい。　 ( 電圧両方落ちる。）どの道　受信側はＡＣカップリングでＯＫ (8b/10b) 。　

1 0 1 1 0 0 0 0

1 1 1

parallel

clock

serial

….

1

8bit/10bit

信号に高速クロックを内在している。

タイミング問題の為に、10 line 100Hz を　 1line 10 Hz にしかできないのでは速度的には無意味。　もちろん線の量が減るのは大きなメリット。

101100001111

問題点•クロストーク•スタブなど　ノイズ、ディレイ解決策は色々あるけれど…

8b/10b 通信８ bit を 4bit(3+1) 6bit(5+1) とする。テーブルを使って変換。 テーブル

メリットなど　 low high が５以上続かない• 　クロックの再構成が受け取り側で可能• 　 AC 　で受け取れる。 -> 　 delay など減

　基本一本線• 小さい• 　クロストーク無。

low high の数が決まっている。パリティー交互に送信• 数を数えればずれてるか分かる。

デメリット　送受信共になんかチップが必要（ SERDES)• 　高い

256 の Dあまりで K

memoイーサネット　ＵＳＢ 3? （新しいの）Parallel or serial ATA , s-linkpcix 120b/130

ちょっと　 DF

ちょっと　 DF

PhotoShop Hack

たぶん冗談

ちなみに大矢の０　ＩＭ２注目

使う予定？

まだ色々（ IM 含め）相談改良が必要？

まとめ

色々勉強になった。　なんか作ろう。