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•Zero Mark•Ultra-thin Channel•Front Gate•S/D Implantation & Activation•AlCu Interconnect•Tungsten Interconnect

3D整合平台 Runcard範例

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Zero Mark (零層)

Zero Mark• 零層標準程序Mask(Filename)• standard zeromark

(8“e‐beam用大SC mark)用4μm SC mark

刻號區分產品及刻號完震盪

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Ultra-thin ChannelEpi‐like Si (後段)• Plasma,α‐Si(3D) 1000A• Plasma,μc‐Si(3D) 1000A‐1500A• Plasma,poly p‐Ge(3D) 1000AEpi‐like Si(前段)• α‐Si,V‐AMM 1500ALaser crystallization(LSA)• GN‐LSA (532nm)Flat & thin Epi‐like Si(Channel)• After CMP Polish,200‐300A

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Front Gate (HK/MG)HK dielectrics(後段)• 後段ALD‐Al2O3 30‐50A• Plasma,oxide(3D) 100A• Plasma,SiN(3D) 100AMG (後段)• PVD‐TiN 500AHK dielectrics (前段)• 前段ALD‐Al2O3 30‐50A• 前段ALD‐HfO2 20‐50A(需先作

chemical oxide,pure H2O2, 100℃,5mins)

MG(前段轉後段)• 前段ALD‐TiN 100A+PVD‐TiN 400AMask(Filename)• NDL_ccyang_SRAM_active• NDL_ccyang_SRAM_gate非SRAM，standard Mask• NDL_ccyang_BGV2_active• NDL_ccyang_BGV2_gate

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S/D Implantation & ActivationS/D Activation• MWA(Microwave anneal)• RTA (600oC, 10sec)Mask(Filename)• NDL_ccyang_SRAM_PMOS• NDL_ccyang_SRAM_NMOS

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AlCu InterconnectILD• Plasma,Oxford‐PETEOS 3000AAlCu Interconnect• PVD‐Ti 50A+PVD‐AlSiCu 5000A• PVD‐AlCu 3000AMask(Filename)• NDL_ccyang_SRAM_Contact• NDL_TT_cont_v4• NDL_TT_V1_v4• NDL_hhwang_A1IC_L2_SC• NDL_hhwang_A1IC_L4_SC• NDL_ccyang_SRAM_Pad• NDL_TT_M1_v4• NDL_TT_M2_v4• NDL_hhwang_A1IC_L3_SC• NDL_hhwang_A1IC_L5_SC非SRAM，standard Mask• NDL_ccyang_BGV2_contact• NDL_ccyang_BGV2_metal pad

Difference for W interconnect

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Tungsten Interconnect(Different to AlCu)W Interconnect• WCVD‐W 2000A• PVD‐TiN 300A/W 2000A PlugMask Added(Filename)• NDL_hcc_8W_openmark_V1• NDL_hcc_scmark_checker_V1

因Tungsten材質關係，需openmark及scmark_checker，抓alignment mark測試