2015年度報告 chip間の超ワイドi/oバスをターゲットとした...

Semiconductor Package Electrical Characterization SC

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ＪＥＩＴＡ集積回路製品技術小委員会半導体パッケージ電気特性サブコミッティ

2016年 2月

2015年度報告

Chip間の超ワイドI/Oバスをターゲットとしたパワーインテグリティー解析


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Content

� 前年度（2014年）まとめ

� 電気特性シミュレーションの検討課題

� モデル化と課題

� Si-インターポーザ要素解析

� 全体解析の方針

� Siインターポーザー解析の試行

� Siインターポーザー部分モデルの単純化手法

� 樹脂インターポーザーモデル抽出

� パワーインテグリティAC解析

� パワーインテグリティ過渡(ノイズ）解析

� 2015年度結果まとめ


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前年度(2014年)まとめ

３D半導体実現性事前検討の実施

• Chip間の超ワイドI/OバスをターゲットとしたSi インターポーザ/PKG基板設計を実施。

• インターポーザ/基板配線のレイアウト性を確認済み。• Power Integrity 評価の為の、設計（CAD）データを得た。

CNT

Ｓｉインターポーザ

樹脂インターポーザ

PWB (printed wiring board)

Main board 裏面CapPKG裏面Cap

HBM

■Ｓｉインターポーザの配線設計＆樹脂インターポーザの設計

設計範囲


44

� 2015年度は、VDDQ-VSS系のパワーインテグリティを検討

� Siインターポーザ/PKG基板設計データ(2014年度成果）を使用

� 課題：

� AC解析（インピーダンスの周波数特性）

� トランジェント解析（ノイズ波形、電圧ドロップ）

電気特性シミュレーションの検討課題

⇨ シミュレーションを実行する為にSiインターポーザーと樹脂インターポーザー部のモデル化が必要


55

� 樹脂インターポーザー� ANSYS SIwave（2D-Hybrid解析）でS-パラメータを一括抽出

� Siインターポーザー� Si：半導体の扱い（導電率：高）

� ANSYS SIwaveでは対応できないため、ANSYS Q3D Extractor（Full-3D解析）でLCRGパラメータを抽出

� モデルの簡略化(解析規模：大）

� TSVと薄い絶縁膜

� バンプ、ビアが非常に多い

（特にL1～L4のビア）

モデル化と課題

⇨ Siインターポーザーの要素解析を実行1. 絶縁膜（SiO2）は省略できないか？

2. L1～L4のビアを簡素化できないか？


66

1. TSV絶縁膜（SiO2）は省略できないか？

� TSV単独のモデルと周囲に絶縁膜（SiO2）を付けたモデルで電気特性を比較

Si-インターポーザ要素解析(1)

SiO2有り、ρ=1

SIO2有り、ρ=10

SiO2有り、ρ=100

SiO2有り、ρ=1000

SiO2無し、ρ=1

SIO2無し、ρ=10

SiO2無し、ρ=100

SiO2無し、ρ=1000

4本重なっている

キャパシタンス vs. 周波数

� 絶縁膜は低い周波数帯域で静電容量（C）とコン

ダクタンスに影響があるため省略はできない。

� Siの導電率により静電容量は周波数特性をもつ。


77


� L1-L2, L2-L3, L3-L4層の小さく多数存在するビアについて、実際にモデル化したも

のと簡略化したもので電気特性を比較

Si-インターポーザ要素解析(2-1)

設計データ（VSS, VDDQ C4バンプ1ペア）部分拡大

Top-Down View

Side View


88


� 試行結果 L1-L2層のビアのみ


Case. 1 円筒形設計データ（L1-L2層間ビア）

LCRG全特性について

整合性が良い半径はなし

外径：19.4μm、内径：18.2μmで

LCRGの差異が1.2～4.7%程度

Case. 2 円筒形（内部くり貫き）


99


� 試行結果 VSS, VDDQのC4バンプ1ペアで検証


基のモデルと簡素化モデルとの比較

自己成分相互成分

静電容量 0.1% -0.1%

コンダクタンス -0.7% -0.1%

インダクタンス 0.2% 0.4%

抵抗 -0.3% 2.5%*

メッシュ数使用メモリー解析時間

CG解析 1/2 1/2 3/8

RL解析 1/4 1/4 1/5

＊相互R値は無視できる程微小な値

L1-L2, L2-L3, L3-L4を簡易ビアモデルで置き換え

� ビアの簡素化は可能


1010

� Siインターポーザーモデル

� ANSYS Q3D Extractorで解析

� モデルは要素解析の結果から酸化膜を省略せずL1～L4のビアを簡素化したモデルで

解析するが、全体を一度で解析することは難しいため、単純化し、等価回路を作成。

� 樹脂インターポーザーモデル

� ANSYS SIwaveでS-パラメータを一括抽出

� 樹脂インターポーザーのS-パラメータ（Full-Wave SPICEモデル）とSiインターポーザーの等価

回路（LCR集中定数モデル）を回路シミュレータ上で結線し、

� ACインピーダンス解析

� 過渡(ノイズ)解析

全体解析の方針


1111

� ANSYS Q3D Extractorで解析

� C4バンプのVDDQ-GNDペア1列～6列に増やし寄生成分の傾向を調査

Siインターポーザー解析の試行(1)

VDDQ, VSSの1ペア1列

1ペアづつ増加

Siインターポーザー3Dモデル作成範囲3Dモデル


12

0

5

10

15

20

25

1 2 3 4

Cap

acita

nce[

pF]

# of Columns

�静電容量＠100MHz vs. VDDQ・VSSペア列数

�高周波インダクタンス vs. VDDQ・VSSペア列数�DC抵抗 vs. VDDQ・VSSペア列数

注：5列、6列は十分な

精度の値を得られず

0

1

2

3

4

5

6

7

1 2 3 4 5 6

Res

ista

nce[

mO

hm]

# of Columns

VDDQ VSS Loop

0

5

10

15

20

25

30

1 2 3 4 5 6

Indu

ctan

ce[p

H]

# of Columns

VDDQ VSS Mutual Loop

� 試行により、4列あたりから列の増加に対

して容量は比例、インダクタンスと抵抗は

反比例することがわかった。

� 4行×4列モデルを作成し等価回路モデル

を抽出する方針とした。

Siインターポーザー解析の試行(2)


Siインターポーザー部分モデルの単純化手法

2015/06/16# 13

uBump：C4-Bump単位で1Nodeに

C4-Bump

GND1 PWR1 GND2 PWR2

GND側は、Sパラ化等によりNetとして見えなくする。

並列接続してAC解析し、LCRの１値にする。

C4数で調整をする。R0

L0C0C0/4

R0*4

L0*4

今回、4行x4列で抽出2行x2列を単位として回路シミュレータで使用。（1/3channel分のVDDQ・VSS)

(本図は、2行x1列)


1414

� ANSYS SIwaveでS-パラメータを一括抽出

樹脂インターポーザーモデル抽出

回路シミュレータ

Full-Wave SPICE

Touchstone

樹脂基板解析モデルインピーダンスの周波数特性


15

PKG裏面cap有り (both)

Main board 裏面Capなし

Main board裏面Cap有り

Target: 15mΩ(Target: 30mΩ)

PKG裏面capは、0603サイズで、低ESLターゲット。total容量不足の為、Main board裏面位置へ1608サイズの大容量cap搭載要という結果。

# 15

VDDQ-VSS Impedance seen from uBump (cap搭載比較1) H

alf

chip

VD

DQ

-VSS

impe

danc

e (Ω

)

Caution: Half of the chip (4channel) all connected impedance

Without HBM chip

パワーインテグリティAC解析 (for DC-20MHz)

CNT






VDDQ-VSS Impedance seen from uBump (cap搭載比較2)

Target: 15mΩ(Target: 30mΩ )

Caution: Half of the chip (4channel) all connected impedance

PKG裏面cap有り（目標を‘ぎりぎり’クリア。）

PKG裏面capなし（目標未達）

Main board裏面capあり(both)

# 16

Hal

f ch

ip V

DD

Q-V

SS im

peda

nce

(Ω)

PKG裏面capは、必要という結果。Without HBM chip

パワーインテグリティAC解析 (for DC–20MHz)

CNT






(Target: 180mΩ)

Target: 360mΩ

Caution: 1/3 channel DQs connected impedance for each line

Eac

h 1/

3 ch

anne

l VD

DQ

-VSS

impe

danc

e (Ω

)

VDDQ-VSS Impedance seen from each 1/3 channel Drivers (With HBM chip and on die Cap)

# 17

3

2

1

6

5

4

9

8

7

12

11

10

C4 Bump pad 2x2group (1/3 channel) figure

VSS

VD

DQ

DQ Address/Command DQ

Chi

p ce

nter

反共振周波数（～65MHz)

パワーインテグリティAC解析 (for over 20MHz)

Chip接続した状態で、目標満足


VDDQ Transient Noise @HBM Driver (worst current pattern)

54mV drop(4.5%)

4x4 burst電流パターン for each 1/3 channel(電源インピーダンスの反共振周波数を基本波とする電流パターン）

# 18

VDDQ 電源変動（noise)

パワーインテグリティ過渡(ノイズ）解析

目標の５％以内を満足


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2015年度結果まとめ

Chip間の超ワイドI/OバスをターゲットとしたPI検証実施。

Siインターポーザ/PKG基板設計データ(2014年度成果）を使用。

� Siインターポーザー要素解析

� ビア簡素化/寄生成分算出/等価回路モデル生成。

� Si インターポーザー/樹脂インターポーザー全体解析

� 樹脂インターポーザー全体をSパラメータ抽出。

� Si インターポーザーの等価回路モデルを反映。

� VDDQ-VSSインピーダンスを算出し目標と比較確認。

� チップとドライバーを接続し、worst電流パターンにてVDDQ

の電源変動（ノイズ）を算出し、目標を概ね満足することを確認。

３D半導体実現性事前検討

2015年度報告 chip間の超ワイドi/oバスをターゲットとした...

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