(19) 한민 특허청(KR)

(12) 등 특허공보(B1)

(45) 공고 2015 08월12

(11) 등 10-1542189

(24) 등 2015 07월30

(51) 특허 (Int. Cl.)

H03L 7/093 (2006.01) H03L 7/089 (2006.01)(21) 원 10-2014-0089741

(22) 원 2014 07월16

심사청 2014 07월16

(56) 행 술 사문헌

KR1020020057767 A

(73) 특허

연 학 산학 단

울특별시 문 연 50 (신 동, 연학 )

(72)

우

울 마포 11 39, 101 (상수동, 리 리스아 트)

문 욱

경 도 시 동탄 231 155동 1501 (당마 캐슬)

(74) 리

수,

체 청 항 수 : 14 항 심사 : 근

(54) 칭 하 프 상 동 루프

(57) 약

본 하 프 상 동 루프에 한 것 , 본 실시 에 상 동 루프는 신

신 에 하는 피드 신 상과 주 수 검 하여 업(pull-up) 신 또는 다운(pull-down)

신 하는 상 주 수 검 , 업 신 또는 다운 신 에 하여 어 압 하는 하 프,

(뒷 에 계 )

도 - 도2

등록특허 10-1542189

- 1 -

어 압 고주 거하는 루프 필 , 루프 필 어 신 에 라 가변 주 수 갖

는 신 생 하는 원 어 진 포함하 , 하 프는, 1 어스 신 에 라 동 하는 1

동 트랜지스 ; 2 어스 신 에 라 동 하는 2 동 트랜지스 ; 업 다운 신 에 라 1

동 트랜지스 2 동 트랜지스 게 트에 1 어스 신 2 어스 신 가하는 스 칭

트랜지스 ; 1 동 트랜지스 2 동 트랜지스 드 사 압과 압 간 차 값

폭시킨 어 신 하여 1 동 트랜지스 하는 연산 폭 포함한다.

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- 2 -

청

청 항 1

1 어스 신 에 라 동 하는 1 동 트랜지스 ;

2 어스 신 에 라 동 하는 2 동 트랜지스 ;

업 다운 신 에 라 상 1 동 트랜지스 상 2 동 트랜지스 게 트에 상 1

어스 신 상 2 어스 신 가하는 스 칭 트랜지스 ;

상 1 어스 신 가 게 트에 가 는 1 트랜지스 ;

상 2 어스 신 가 게 트에 가 고, 상 1 트랜지스 간에 드 신 연결

는 2 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 드 사 압과 압 간 차 값 폭

시킨 어 신 하여 상 1 동 트랜지스 하는 연산 폭 포함하 , 상 연산

폭 상 어 신 는 상 1 트랜지스 는 하 프.

청 항 2

1 항에 어 ,

상 스 칭 트랜지스 는,

상 업 신 에 라 상 1 동 트랜지스 게 트에 상 1 어스 신 가하는 1 스 칭

트랜지스 ;

상 다운 신 에 라 상 2 동 트랜지스 게 트에 상 2 어스 신 가하는 2 스 칭

트랜지스 포함하는 하 프.

청 항 3

삭

청 항 4

2 항에 어 ,

상 1 스 칭 트랜지스 는,

상 1 트랜지스 게 트 상 1 동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상

업 신 가 가 는 1 게 트;

상 1 게 트 상 1 동 트랜지스 게 트 사 에 드 연결 고, 게 트 통해 상

업 신 가 가 는 1 스 칭 트랜지스 포함하 ,

상 2 스 칭 트랜지스 는,

상 2 트랜지스 게 트 상 2 동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상

다운 신 가 가 는 2 게 트;

상 2 게 트 상 2 동 트랜지스 게 트 사 에 드 연결 고, 게 트 통해 상

다운 신 가 가 는 2 스 칭 트랜지스 포함하는 하 프.

청 항 5

2 항에 어 ,

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- 3 -

상 압 상 1 트랜지스 드 압 하 프.

청 항 6

삭

청 항 7

1 어스 신 에 라 동 하는 1 동 트랜지스 ;

2 어스 신 에 라 동 하는 2 동 트랜지스 ;

업 다운 신 에 라 상 1 동 트랜지스 상 2 동 트랜지스 게 트에 상 1

어스 신 상 2 어스 신 가하는 스 칭 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 드 사 압과 압 간 차 값 폭

시킨 어 신 하여 상 1 동 트랜지스 하는 연산 폭 ;

상 1 어스 신 가 게 트에 가 는 1 트랜지스 ;

상 2 어스 신 가 게 트에 가 고, 상 1 트랜지스 간에 드 신 연결

는 2 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 상 1 트랜지스 상 2 트

랜지스 사 에 는 득 폭 포함하 ,

상 스 칭 트랜지스 는,

상 업 신 에 라 상 1 동 트랜지스 게 트에 상 1 어스 신 가하는 1 스 칭

트랜지스 ;

상 다운 신 에 라 상 2 동 트랜지스 게 트에 상 2 어스 신 가하는 2 스 칭

트랜지스 포함하는 하 프.

청 항 8

7 항에 어 ,

상 득 폭 는,

상 1 트랜지스 상 2 트랜지스 사 에 연결 는 1 nMOS 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2 nMOS 트랜지스 ;

상 2 트랜지스 드 신 하여 상 1 nMOS 트랜지스 상 2 nMOS 트랜지스

게 트에 가하는 포함하는 하 프.

청 항 9

7 항에 어 ,

상 득 폭 는,

상 1 트랜지스 상 2 트랜지스 사 에 연결 는 1 nMOS 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2 nMOS 트랜지스 ;

생 하는 ;

상 가 게 트 통해 가 는 1 트랜지스 ;

상 1 트랜지스 에 드 연결 고, 게 트 통해 상 2 트랜지스 드 신 가 가 는

2 트랜지스 포함하는 하 프.

청 항 10

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- 4 -

신 신 에 하는 피드 신 상과 주 수 검 하여 업(pull-up) 신 또는 다운

(pull-down) 신 하는 상 주 수 검 , 상 업 신 또는 상 다운 신 에 하여 어

압 하는 하 프, 상 어 압 고주 거하는 루프 필 , 상 루프 필

어 신 에 라 가변 주 수 갖는 상 신 생 하는 원 어 진 포함하는 상 동 루

프 ,

상 하 프는,

1 어스 신 에 라 동 하는 1 동 트랜지스 ;

2 어스 신 에 라 동 하는 2 동 트랜지스 ;

업 다운 신 에 라 상 1 동 트랜지스 상 2 동 트랜지스 게 트에 상 1

어스 신 상 2 어스 신 가하는 스 칭 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 드 사 압과 압 간 차 값 폭

시킨 어 신 하여 상 1 동 트랜지스 하는 연산 폭 ;

상 1 어스 신 가 게 트에 가 는 1 트랜지스 ;

상 2 어스 신 가 게 트에 가 고, 상 1 트랜지스 드 신 연결 는

2 트랜지스 포함하고,

상 연산 폭 상 어 신 는 상 1 트랜지스 는 상 동 루프.

청 항 11

10 항에 어 ,

상 스 칭 트랜지스 는,

상 업 신 에 라 상 1 동 트랜지스 게 트에 상 1 어스 신 가하는 1 스 칭

트랜지스 ;

상 다운 신 에 라 상 2 동 트랜지스 게 트에 상 2 어스 신 가하는 2 스 칭

트랜지스 포함하는 상 동 루프.

청 항 12

삭

청 항 13

11 항에 어 ,

상 1 스 칭 트랜지스 는,

상 1 트랜지스 게 트 상 1 동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상

업 신 가 가 는 1 게 트;

상 1 게 트 상 1 동 트랜지스 게 트 사 에 드 연결 고, 게 트 통해 상

업 신 가 가 는 1 스 칭 트랜지스 포함하 ,

상 2 스 칭 트랜지스 는,

상 2 트랜지스 게 트 상 2 동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상

다운 신 가 가 는 2 게 트;

상 2 게 트 상 2 동 트랜지스 게 트 사 에 드 연결 고, 게 트 통해 상

다운 신 가 가 는 2 스 칭 트랜지스 포함하는 상 동 루프.

청 항 14

삭

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- 5 -

청 항 15

10 항에 어 ,

상 압 상 1 트랜지스 드 압 상 동 루프.

청 항 16

신 신 에 하는 피드 신 상과 주 수 검 하여 업(pull-up) 신 또는 다운

(pull-down) 신 하는 상 주 수 검 , 상 업 신 또는 상 다운 신 에 하여 어

압 하는 하 프, 상 어 압 고주 거하는 루프 필 , 상 루프 필

어 신 에 라 가변 주 수 갖는 상 신 생 하는 원 어 진 포함하는 상 동 루

프 ,

상 하 프는,

1 어스 신 에 라 동 하는 1 동 트랜지스 ;

2 어스 신 에 라 동 하는 2 동 트랜지스 ;

업 다운 신 에 라 상 1 동 트랜지스 상 2 동 트랜지스 게 트에 상 1

어스 신 상 2 어스 신 가하는 스 칭 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 드 사 압과 압 간 차 값 폭

시킨 어 신 하여 상 1 동 트랜지스 하는 연산 폭 ;

상 1 어스 신 가 게 트에 가 는 1 트랜지스 ;

상 2 어스 신 가 게 트에 가 고, 상 1 트랜지스 드 신 연결 는

2 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 상 1 트랜지스 상 2 트

랜지스 사 에 는 득 폭 포함하 ,

상 스 칭 트랜지스 는,

상 업 신 에 라 상 1 동 트랜지스 게 트에 상 1 어스 신 가하는 1 스 칭

트랜지스 ;

상 다운 신 에 라 상 2 동 트랜지스 게 트에 상 2 어스 신 가하는 2 스 칭

트랜지스 포함하는 상 동 루프.

청 항 17

16 항에 어 ,

상 득 폭 는,

상 1 트랜지스 상 2 트랜지스 사 에 연결 는 1 nMOS 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2 nMOS 트랜지스 ;

상 2 트랜지스 드 신 하여 상 1 nMOS 트랜지스 상 2 nMOS 트랜지스

게 트에 가하는 포함하는 상 동 루프.

청 항 18

16 항에 어 ,

상 득 폭 는,

상 1 트랜지스 상 2 트랜지스 사 에 연결 는 1 nMOS 트랜지스 ;

상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2 nMOS 트랜지스 ;

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- 6 -

생 하는 ;

상 가 게 트 통해 가 는 1 트랜지스 ;

상 1 트랜지스 에 드 연결 고, 게 트 통해 상 2 트랜지스 드 신 가 가 는

2 트랜지스 포함하는 상 동 루프.

술 야

본 하 프(charge pump) 상 동 루프(phase-locked loop)에 한 것 다.[0001]

경 술

상 동 루프(PLL, Phase-Locked Loop)는 무 통신시스 에 필수 , 에 해 [0002]

신 주 수 동 하거나 체 주 수 안 얻 해 사 다. 하 프 비한 상 동

루프 경우, 루프가 고 어 고 한 주 수 진하게 다. 하지만, 하 프

합, 생 합, 그리고 하 공 등 비 상 특 들 문에 압 어 진 (VCO, Voltage

Control Oscillator) 어 압 루프 필 (loop filter) 압에 주 수 주 마다 리플(ripple)

생한다. 리플 크 는 하 프 합에 비 하여 나타나 , 는 상 동 루프에 상

차(static phase offset) 생시키고, 스 (spur) 크 가시키게 다.

, 하 프 비 상 특 들 합 하여, 연산 폭 (OPAMP) 사 한 [0003]

루프 한 보상 과, 항 수 도 득 폭 사 하는 다. 하지만, 연산 폭

사 하는 경우, 합 게 여주지만, 하 프 압 에 변 는

여 크게 재한다. 에 해, 항 는 득 폭 사 하는 경우, 압 에

변 는 여주지만, 프 스, 압, 도 변 (PVT(process,voltage,temperature) variation)에

라 합 크게 변하게 다.

한편, 근에 들어 동 달 해 에 한 가 커지고 , 사 압 낮아[0004]

지고 다. 상 동 루프 또한 동 필수 가결하게 었다. 가 과 하

나는 에 사 는 압 낮 는 것 다. 에 라, 공 압 0.5(V) 하 사 하는 압(ultra-

low voltage) 상 동 루프에 한 연 가 진행 고 다.

그런 , 4단 상 트랜지스 는 0.5(V) 하 압 동 압 건 하에 압 헤드[0005]

룸 문 키고, 동 에도 한 주 문에 상 사 어 다. 루프

하는 하 프는 스 치 역할 하는 트랜지스 , 주 한 스 트랜지스 가

캐스 드(cascode) 태 가지 , 각 트랜지스 문 압(threshold voltage) 한

하여, 0.5(V) 하 압에 사 하 어 운 다.

행 술문헌

특허문헌

(특허문헌 0001) 한 공개특허공보 10-2002-0057767 (2002.07.12.공개)

내

해결하 는 과

본 압 동 압에 하 프 합 할 수 는 하 프 비한 상[0006]

동 루프 공하는 것 한다.

본 해결하고 하는 다 과 는 변동 고, 상 동 루프에 스 거하 , 복[0007]

한 나 가 없 하 프 변 에 해 한 량 갖도 할 수

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- 7 -

는 하 프 상 동 루프 공하는 것에 다.

본 해결하고 하는 과 는 상에 언 과 한 지 않는다. 언 지 않 다 술 과[0008]

들 하 재 본 하는 술 야에 통상 지식 가진 에게 하게 해 수

것 다.

과 해결 수단

본 측 에 하 프는 1 어스 신 에 라 동 하는 1 동 트랜지스 ; 2 어스[0009]

신 에 라 동 하는 2 동 트랜지스 ; 업 다운 신 에 라 상 1 동 트랜지스 상

2 동 트랜지스 게 트에 상 1 어스 신 상 2 어스 신 가하는 스 칭 트랜지스

; 상 1 동 트랜지스 상 2 동 트랜지스 드 사 압과 압 간 차

값 폭시킨 어 신 하여 상 1 동 트랜지스 하는 연산 폭 포함한다.

본 실시 에 , 상 스 칭 트랜지스 는, 상 업 신 에 라 상 1 동 트랜지스[0010]

게 트에 상 1 어스 신 가하는 1 스 칭 트랜지스 ; 상 다운 신 에 라 상 2

동 트랜지스 게 트에 상 2 어스 신 가하는 2 스 칭 트랜지스 포함할 수 다.

본 실시 에 , 상 하 프는, 상 1 어스 신 가 게 트에 가 는 1 트랜지스[0011]

; 상 2 어스 신 가 게 트에 가 고, 상 1 트랜지스 드 신 연

결 는 2 트랜지스 포함할 수 다.

본 실시 에 , 상 1 스 칭 트랜지스 는, 상 1 트랜지스 게 트 상 1[0012]

동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상 업 신 가 가 는 1 게 트; 상

1 게 트 상 1 동 트랜지스 게 트 사 에 드 연결 고, 게 트 통해 상 업

신 가 가 는 1 스 칭 트랜지스 포함하 , 상 2 스 칭 트랜지스 는, 상 2 트랜지스

게 트 상 2 동 트랜지스 게 트 사 에 연결 고, 게 트 통해 상 다운 신 가 가

는 2 게 트; 상 2 게 트 상 2 동 트랜지스 게 트 사 에 드 연결 고,

게 트 통해 상 다운 신 가 가 는 2 스 칭 트랜지스 포함할 수 다.

본 실시 에 , 상 연산 폭 상 어 신 는 상 1 트랜지스 [0013]

수 다.

본 실시 에 , 상 압 상 1 트랜지스 드 압 수 다.[0014]

본 실시 에 , 상 하 프는 상 1 동 트랜지스 상 2 동 트랜지스 사 [0015]

상 1 트랜지스 상 2 트랜지스 사 에 는 득 폭 포함할 수 다.

본 실시 에 , 상 득 폭 는, 상 1 트랜지스 상 2 트랜지스 사 에[0016]

연결 는 1 nMOS 트랜지스 ; 상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2

nMOS 트랜지스 ; 상 2 트랜지스 드 신 하여 상 1 nMOS 트랜지스 상

2 nMOS 트랜지스 게 트에 가하는 포함할 수 다.

본 실시 에 , 상 득 폭 는, 상 1 트랜지스 상 2 트랜지스 사 에[0017]

연결 는 1 nMOS 트랜지스 ; 상 1 동 트랜지스 상 2 동 트랜지스 사 에 연결 는 2

nMOS 트랜지스 ; 생 하는 ; 상 가 게 트 통해 가 는 1 트랜지

스 ; 상 1 트랜지스 에 드 연결 고, 게 트 통해 상 2 트랜지스 드 신 가

가 는 2 트랜지스 포함할 수 다.

본 다 측 에 , 신 신 에 하는 피드 신 상과 주 수 검 하여[0018]

업(pull-up) 신 또는 다운(pull-down) 신 하는 상 주 수 검 , 상 업 신 또는 상

다운 신 에 하여 어 압 하는 하 프, 상 어 압 고주 거하는 루프

필 , 상 루프 필 어 신 에 라 가변 주 수 갖는 상 신 생 하는 원

어 진 포함하는 상 동 루프 , 상 하 프는, 1 어스 신 에 라 동 하는 1 동

트랜지스 ; 2 어스 신 에 라 동 하는 2 동 트랜지스 ; 업 다운 신 에 라 상 1

동 트랜지스 상 2 동 트랜지스 게 트에 상 1 어스 신 상 2 어스 신

가하는 스 칭 트랜지스 ; 상 1 동 트랜지스 상 2 동 트랜지스 드 사

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압과 압 간 차 값 폭시킨 어 신 하여 상 1 동 트랜지스 하는

연산 폭 포함하는 상 동 루프가 공 다.

과

본 실시 에 하 , 압 동 압에 하 프 합 할 수 , 하 프[0019]

변동 수 다.

또한, 본 실시 에 하 , 상 동 루프에 스 거할 수 , 복 한 나[0020]

가 없 하 프 변 에 해 한 량 갖도 할 수 다.

본 과는 상술한 과들 한 지 않는다. 언 지 않 과들 본 첨 도[0021]

본 하는 술 야에 통상 지식 가진 에게 해 수 것 다.

도 간단한

도 1 본 실시 에 상 고 루프 도 다.[0022]

도 2는 본 실시 에 하 프 도 다.

도 3 본 다 실시 에 하 프 도 다.

실시하 한 체 내

본 다 특징, 그리고 그것들 달 하는 첨 는 도 과 함께 상 하게 후술하는 실시[0023]

참 하 해질 것 다. 그러나 본 하에 개시 는 실시 에 한 지 않 , 본

청 항 주에 해 뿐 다. 만 지 않 라도, 여 사 는 든 어들( 술 과학

어들 포함) 한 래 술에 보편 술에 해 수 는 것과 동 한 미

갖는다. 공지 에 한 본 지 리지 않 해 생략 수 다. 본

도 에 동 하거나 상 하는 에 하여는 가 동 한 도 가 사 다.

본 실시 에 하 프(charge pump)는 연산 폭 (operatinal amplifier) 신 동[0024]

트랜지스 (body)에 가하여 매칭 한다. 본 실시 에 하 프는 상 동

루프(phase locked loop)에 사 에 합한 합 특 가지 , 변 에 감한 특 갖는다.

본 실시 에 하 , 압( 들어, 0.5V 하) 동 압에 동 하는 상 동 루프에

스 (reference spur) 감 시킬 수 , 압 에 합 수 다.

도 1 본 실시 에 상 고 루프 도 다. 도 1 참 하 , 본 실시 에[0025]

상 고 루프(10)는 상 주 수 검 (11), 하 프(12), 루프 필 (13), 원 어 진 (14)

주 수 (15) 포함한다. 상 고 루프(10)는 신 (fref)에 동 신 (fosc) 생 한다.

상 주 수 검 (11)는 신 신 (fref) , 원 어 진 (14) 신 에 하는 피드[0026]

신 (ffb) 상과 주 수 검 하고, 신 (fref) 피드 신 (ffb) 간 비 결과에 라 업

(pull-up) 신 (UP) 또는 다운(pull-down) 신 (DN) 한다. 신 (fref)는 주 수 갖는 신

수 다. 피드 신 (ffb)는 원 어 진 (14) 신 주 수 (15)에 해 주 수

( 주 ) 신 수 다.

들어, 상 주 수 검 (11)는 신 (fref) 상 피드 신 (ffb)보다 느리 업 신 (UP)[0027]

하고, 신 (fref) 상 피드 신 (ffb)보다 빠 다운 신 (DN) 할 수 다. 상 주

수 검 (11)에 업 신 (UP) 또는 다운 신 (DN)는 하 프(12) 다.

하 프(12)는 상 주 수 검 (11) 는 업 신 (UP) 또는 다운 신 (DN) 고, [0028]

업 신 (UP) 또는 다운 신 (DN)에 하여 어 신 (Vctrl) 한다. 들어, 하 프(12)는 상

주 수 검 (11) 업 신 (UP)가 상 압 어 신 (Vctrl) 하고, 상

주 수 검 (11) 다운 신 (DN)가 상 낮 압 어 신 (Vctrl) 한다.

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하 프(12)에 하여는 후 도 2 참 하여 보다 체 한다.

루프 필 (13)는 하 프(12) 어 신 (Vctrl)에 고주 거한다. 실시 , 루[0029]

프 필 (13)는 어도 하나 커 시 (capacitor)(C1,C2) 항 (R1) 포함할 수 다. 루프 필 (13)는

연산 폭 비한 능동 루프 필 수동 만 루어진 수동 루프 필 사 수 다. 루프 필

(13)는 도 1에 도시 한 지 않 , 도시 지 않 다양한 공 수 다. 루프 필 (1

3)에 해 고주 거 어 신 (Vctrl)는 원 어 진 (14) 다.

원 어 진 (14)는 루프 필 (13) 어 신 에 라 가변 주 수 갖는 신 (fosc) 생[0030]

한다. 원 어 진 (14)는 들어, 압 어 진 (voltage controlled oscillator, VCO) 수

나, 어 진 등 다 공 수도 다. 주 수 (15)는 원 어 진 (14)

신 (fosc) 주 수 하여 피드 신 (ffb) 생 한다. 주 수 (15)에 피드 신

(ffb)는 상 주 수 검 (11) 피드 (feed-back) 다.

도 2는 본 실시 에 하 프 도 다. 도 2 참 하 , 본 실시 에 [0031]

하 프(12)는 1 동 트랜지스 (MP1), 2 동 트랜지스 (MN1), 1 트랜지스 (MP2), 2 트

랜지스 (MN2), 스 칭 트랜지스 (MS1,MS2), 연산 폭 (AM) 득 폭 (GA) 포함한다.

1 동 트랜지스 (MP1)는 1 어스 신 (Pbias)에 라 동 한다. 1 어스 신 (Pbias)는 1 [0032]

트랜지스 (MP2) 게 트(gate)에 는 신 수 다. 1 동 트랜지스 (MP1)는 p 산 막 도

체(pMOS, p-channel Metal Oxide Semiconductor) 트랜지스 공 수 다. 1 동 트랜지스 (MP1)는

1 스 칭 트랜지스 (MS1)에 해 게 트에 가 는 1 어스 신 (Pbias)에 라 동 할 수 다.

1 동 트랜지스 (MP1) 스(source)에는 공 압(VDD) 가 수 다. 1 동 트랜지스 (MP1) 드[0033]

(drain) 연산 폭 (AM) 단에 연결 는 동시에 득 폭 (GA) 통해 2 동 트랜지스

(MN1) 드 에 신 연결 다. 1 동 트랜지스 (MP1)는 (body) 통해 연산 폭 (AM)

단에 해당하는 어 신 (VCTL) 는다. 하 프(12)가 상 동 루프 사 는 경우, 어 신

(VCTL)는 루프 필 (13) 원 어 진 (14) 다.

1 스 칭 트랜지스 (MS1)는 상 주 수 검 (11) 는 업 신 (UP)에 라 1 동 트랜[0034]

지스 (MP1) 게 트에 1 어스 신 (Pbias)가 가 도 한다. 실시 , 1 스 칭 트랜지스

(MS1)는 1 스 칭 트랜지스 (MP0) 1 게 트(MNup,MPup) 포함할 수 다. 1 스 칭 트랜지스 (MP

0)는 pMOS 트랜지스 공 수 다. 1 스 칭 트랜지스 (MP0) 게 트에는 업 신 (UP)가 가 고,

스에는 공 압(VDD) 가 수 다. 1 스 칭 트랜지스 (MP0) 드 1 동 트랜지스 (MP1)

게 트에 연결 는 동시에 1 게 트(MNup,MPup)에 연결 다.

1 게 트(MNup,MPup)는 1 nMOS 트랜지스 (MNup) 1 pMOS 트랜지스 (MPup)가 병 연결 [0035]

공 수 다. 1 nMOS 트랜지스 (MNup) 스 1 pMOS 트랜지스 (MPup) 드 1

동 트랜지스 (MP1) 게 트 1 스 칭 트랜지스 (MP0) 드 에 연결 다. 1 nMOS 트랜지스

(MNup) 드 1 pMOS 트랜지스 (MPup) 스는 1 트랜지스 (MP2) 게 트에 연결 다. 1

nMOS 트랜지스 (MNup) 게 트에는 업 신 (UP)가 가 고, 1 pMOS 트랜지스 (MPup) 게 트에

는 업 신 (UP) 신 (UPB)가 가 다.

1 트랜지스 (MP2)는 pMOS 트랜지스 공 수 다. 1 트랜지스 (MP2) 게 트에는 1 [0036]

어스 신 (Pbias)가 고, 스에는 공 압(VDD) 가 다. 1 트랜지스 (MP2) 게 트는

1 스 칭 트랜지스 (MS1) 통해 1 동 트랜지스 (MP1) 게 트에 연결 다. 1 트랜지스 (MP2)

드 연산 폭 (AM) 비 단에 연결 는 동시에 득 폭 (GA) 통해 2 트랜지스

(MN2) 드 에 신 연결 다. 1 트랜지스 (MP2)는 (body) 통해 연산 폭 (AM)

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단에 해당하는 어 신 (VCTL) 는다.

2 동 트랜지스 (MN1)는 2 어스 신 (Nbias)에 라 동 한다. 2 어스 신 (Nbias)는 2 [0037]

트랜지스 (MN2) 게 트에 는 신 수 다. 2 동 트랜지스 (MN1)는 n 산 막 도체

(nMOS, n-channel Metal Oxide Semiconductor) 트랜지스 공 수 다. 2 동 트랜지스 (MN1)는 2

스 칭 트랜지스 (MS2)에 해 게 트에 가 는 2 어스 신 (Nbias)에 라 동 할 수 다. 2

동 트랜지스 (MN1) 스는 지 수 다. 2 동 트랜지스 (MN1) 드 득 폭 (GA) 통해 1

동 트랜지스 (MP1) 드 에 신 연결 다.

2 스 칭 트랜지스 (MS2)는 상 주 수 검 (11) 는 다운 신 (DN)에 라 2 동 트[0038]

랜지스 (MN1) 게 트에 2 어스 신 (Nbias) 가한다. 실시 , 2 스 칭 트랜지스 (MS2)

는 2 스 칭 트랜지스 (MN0) 2 게 트(MNdn,MPdn) 포함할 수 다. 2 스 칭 트랜지스 (MN0)는

nMOS 트랜지스 공 수 다. 2 스 칭 트랜지스 (MN0) 게 트에는 다운 신 (DN) 신

(DNB)가 가 고, 스는 지 수 다. 2 스 칭 트랜지스 (MN0) 드 2 동 트랜지스 (MN1)

게 트에 연결 는 동시에 2 게 트(MNdn,MPdn)에 연결 다.

2 게 트(MNdn,MPdn)는 2 nMOS 트랜지스 (MNdn) 2 pMOS 트랜지스 (MPdn)가 병 연결 [0039]

공 수 다. 2 nMOS 트랜지스 (MNdn) 스 2 pMOS 트랜지스 (MPdn) 드 2

동 트랜지스 (MN1) 게 트 2 스 칭 트랜지스 (MN0) 드 에 연결 다. 2 nMOS 트랜지스

(MNdn) 드 2 pMOS 트랜지스 (MPdn) 스는 2 트랜지스 (MN2) 게 트에 연결 다. 2

nMOS 트랜지스 (MNdn) 게 트에는 다운 신 (DN)가 가 고, 2 pMOS 트랜지스 (MPdn) 게 트

에는 다운 신 (DN) 신 (DNB)가 가 다.

2 트랜지스 (MN2)는 nMOS 트랜지스 공 수 다. 2 트랜지스 (MN2) 게 트에는 2 [0040]

어스 신 (Nbias)가 고, 스는 지 수 다. 2 트랜지스 (MN2) 게 트는 2 스 칭 트랜

지스 (MS2) 통해 2 동 트랜지스 (MN1) 게 트에 연결 다. 2 트랜지스 (MN2) 드

득 폭 (GA) 통해 1 트랜지스 (MP2) 드 에 신 연결 다.

연산 폭 (AM)는 1 동 트랜지스 (MP1) 드 과 2 동 트랜지스 (MN1) 드 사 압, [0041]

들어 1 동 트랜지스 (MP1) 드 에 는 신 (VCP) 단 통해 고, 1 트랜지

스 (MN1) 드 에 는 압(VREF) 비 단 통해 아 그 차 값 폭하여 어

신 (VCTL) 한다. 연산 폭 (AM)는 값 어 신 (VCTL) 1 동 트랜지스 (MP1) 1 트

랜지스 (MP2) 한다.

실시 , 득 폭 (GA)는 (MP3,MN3) 1 nMOS 트랜지스 (MN4) 2 nMOS 트랜지스 (MN5) 포[0042]

함할 수 다. (MP3,MN3) pMOS 트랜지스 (MP3)는 스 통해 공 압(VDD) , nMOS 트랜지

스 (MN3) 스는 지 다. (MP3,MN3) pMOS 트랜지스 (MP3) nMOS 트랜지스 (MN3) 간에 드

1 nMOS 트랜지스 (MN4) 게 트 2 nMOS 트랜지스 (MN5) 게 트에 연결 다. (MP3,MN3)

pMOS 트랜지스 (MP3) nMOS 트랜지스 (MN3) 간에 게 트는 2 트랜지스 (MN2) 드 에 연결

다.

본 실시 에 하 프는 공 압과 지 사 에 3개 트랜지스 (MP1,MN5,MN1)(MP2,MN4,MN2)가 캐[0043]

스 드 연결 , 4개 상 트랜지스 가 캐스 드 연결 에 비해, 공 압 낮게 하

는 것 가능하다. 본 실시 에 하 프는 연산 폭 (AM) 값 어 신 (VCTL)에 해

1 동 트랜지스 (MP1) 1 트랜지스 (MP2) 어스 값 한다. 에 라, pMOS 트랜지

스 에 해당하는 1 동 트랜지스 (MP1) 1 트랜지스 (MP2) 문 압(threshold voltage, Vth)

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고, 1 동 트랜지스 (MP1) 1 트랜지스 (MP2)에 는 값(IUP) 다.

는 1 동 트랜지스 (MP1) 드 신 (VCP)가 상 동 루프 내에 어 한 압 값 갖 라도, [0044]

압(VREF) 항상 1 동 트랜지스 (MP1) 드 신 (VCP) 동 한 값 갖도 어 신 (VCTL)가

게 한다. 들어, 업 신 (UP)가 우 (low level)( 리 '0') 고, 다운 신 (DN)가 하 (high

level)( 리 '1') 경우, 1 동 트랜지스 (MP1)에 는 (IUP)는 항상 2 동 트랜지스 (MN1)에

는 (IDN) 같게 고, 에 라 합 어들게 다.

득 폭 (GA)는 압 어 신 (VCTL) 변 에 라 (IUP,IDN) 값 변하는 것 지하는 [0045]

능 한다. 득 폭 (GA)는 2 트랜지스 (MN2) 드 압(VX) 에 라 거티브(negative)

폭 압 생 하여 1 nMOS 트랜지스 (MN4) 게 트에 가한다. 에 라 1 nMOS 트랜지스

(MN4) 값 고, 압(VREF)에 해당하는 1 트랜지스 (MP2) 드 에 1 nMOS 트랜

지스 (MN4) 라보는 량 하게 지 다.

다시 말해, 압(VREF) 변하 라도 균등한 항값(Req) 지할 수 게 다. 또한, [0046]

(MP3,MN3) 드 2 nMOS 트랜지스 (MN5) 게 트에도 연결 , 에 라 1 동 트랜지스

(MP1) 드 에 2 nMOS 트랜지스 (MN5) 라보는 항값 역시 1 동 트랜지스 (MP1) 드 압

(VCP)에 상 없 하게 지 다. , 루프에 해, 1 동 트랜지스 (MP1)에 는 (IUP)가

2 동 트랜지스 (MN1)에 는 (IDN) 항상 같게 나타나 , 1 동 트랜지스 (MP1) 라보는 항

값과도 같게 다. 합 과 동시에 압 에 변 수 다.

본 실시 에 하 , 압 동 압 건에 하 프 합 할 수 , [0047]

변동 수 다. 또한, 상 동 루프에 스 거할 수 , 복 한 나 가

없 하 프 변 에 해 한 량 갖도 할 수 다. 또한, 득 폭 (GA)는

경 (RP)에 연결 어 고, 다 나믹한 동시키는 경 (MP)에는 가 하 드가 지

않 므 , 하 프 시간 스 칭 동 에 향 주지 않는다. 본 실시 에 하 프는

필 하는 시스 에 안 클럭 신 생시키는 상 동 루프에 수 다.

도 3 본 다 실시 에 상 고 루프 하는 하 프 도 다. 도 3 실시 [0048]

함에 어 , 도 2 실시 동 하거나 상 하는 에 하여는 복 는 생략할 수 다.

도 3 참 하 , 득 폭 (GA)는 1 트랜지스 (MP3), 2 트랜지스 (MN3), 1 nMOS 트랜지스 (MN4)

2 nMOS 트랜지스 (MN5) 포함한다. 1 트랜지스 (MP3)는 스 통해 공 압(VDD) , 2 트랜

지스 (MN3) 스는 지 다. 1 트랜지스 (MP3) 게 트는 (RCC)에 연결 다. 2 트랜지스

(MN3) 게 트는 2 트랜지스 (MN2) 드 , 1 nMOS 트랜지스 (MN4) 스에 연결 다. 1

트랜지스 (MP3) 2 트랜지스 (MN3) 간에 드 1 nMOS 트랜지스 (MN4) 2 nMOS 트랜지스

(MN5) 게 트에 연결 다.

(RCC)는 미러(current mirror) 공 수 다. (RCC)는 스(CS), 1 미[0049]

러 트랜지스 (MT1), 2 미러 트랜지스 (MT2), 3 미러 트랜지스 (MT3) 포함한다. 스(current

source)(CS)는 시 , 항 수 다. 1 미러 트랜지스 (MT1) 2 미러 트랜지스 (MT2)

간 게 트는 스(CS)에 연결 는 동시에, 1 pMOS 트랜지스 (MP3) 게 트에 연결 다. 1 미러 트랜

지스 (MT1) 2 미러 트랜지스 (MT2)는 스 통해 공 압 가 는다. 2 미러 트랜지스 (MT2)

3 미러 트랜지스 (MT3) 간 드 2 트랜지스 (MN2) 게 트에 연결 는 동시에 3 미러 트랜지

스 (MT3) 게 트에 연결 다.

1 pMOS 트랜지스 (MP3) 게 트는 1 트랜지스 (MP2) 게 트에 연결 수 다. , [0050]

(RCC)에 생 는 1 pMOS 트랜지스 (MP3) 게 트 신 가 1 어스 신 (pbias) 사 수 다.

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또한, (RCC)에 생 는 3 미러 트랜지스 (MT3) 게 트 신 ( 드 신 )가 2

어스 신 (nbias) 사 수 다.

도 2 실시 마찬가지 , 도 3 실시 에 하 , 압 동 압 건에 하 프 [0051]

합 할 수 , 변동 고, 스 거할 수 다. 또한, 복 한 나 가

없 하 프 변 에 해 한 량 갖도 할 수 다. 또한, 다 나믹한

동시키는 경 (MP)에 가 하 드가 지 않 므 , 하 프 시간 스 칭 동 에

향 주지 않는다.

상 실시 들 본 해 돕 하여 시 것 , 본 한하지 않 , [0052]

다양한 변 가능한 실시 들도 본 에 하는 것 해하여야 한다. 본 술 보

는 특허청 술 사상에 해 해 야 할 것 , 본 술 보 는 특허청

문언 재 그 체 한 는 것 아니라 실질 는 술 가치가 균등한 주 에 하여 지 미

치는 것 해하여야 한다.

10: 상 고 루프[0053]

11: 상 주 수 검

12: 하 프

13: 루프 필

14: 원 어 진

15: 주 수

MP1: 1 동 트랜지스

MN1: 2 동 트랜지스

MP2: 1 트랜지스

MN2: 2 트랜지스

MS1,MS2: 스 칭 트랜지스

AM: 연산 폭

GA: 득 폭

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도

도 1

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도 2

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도 3

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