1 méthodologie de conception de cartes rapides - ecole delectronique numérique in2p3 cargèse 2003...

1 Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse 2003 -

Méthodologie de ConceptionMéthodologie de Conception

de Cartes Rapidesde Cartes Rapides

Jean-Michel Sainson CERN IT-PS/EASJean-Michel Sainson CERN IT-PS/EAS

(Electronic Applications Support) (Electronic Applications Support)

[email protected]@cern.ch

2

ProgrammeProgramme

Problématique de Développement de Cartes RapidesProblématique de Développement de Cartes Rapides Solution Basée sur le Flux de Conception de Circuits Solution Basée sur le Flux de Conception de Circuits

Imprimés Rapides CadenceImprimés Rapides Cadence®®

Partage des Taches Entre Conception & ImplantationPartage des Taches Entre Conception & Implantationde Cartes Rapidesde Cartes Rapides

Démonstration DDR SDRAM Démonstration DDR SDRAM DescriptionDescription Exploration Capture & SetupExploration Capture & Setup Implantation du PCBImplantation du PCB Vérification & AnalysesVérification & Analyses

ConclusionConclusion Conclusion sur la MéthodologieConclusion sur la Méthodologie Impact sur les Méthodes de Travail des LaboratoiresImpact sur les Méthodes de Travail des Laboratoires

AnnexesAnnexes Annexe 1: Annexe 1: Approvisionnement et Vérification des Modèles IBIS Approvisionnement et Vérification des Modèles IBIS Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0)Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0) Annexe 3: Sites WEB Cadence & XilinxAnnexe 3: Sites WEB Cadence & Xilinx Annexe 4: First Switch Final Settle Delay Measurements PointsAnnexe 4: First Switch Final Settle Delay Measurements Points

Méthodologie de Conception de Cartes Rapides - Programme -


Problématique de DéveloppementProblématique de Développement


4

Exemple de Carte Rapide Pour LHCbExemple de Carte Rapide Pour LHCb

2 x 4 GIGABIT MEDIA INDEPENDENT INTEFACE UNITS (GMII)(4 GIGABIT ETHERNET)

Full Duplex 8 bit data Bus 125 MHz ClockLVTTL (tr, tf = 400ps min)

DATA-ALIGNED SYNCHRONOUS LINKS (DASL)2 x 8 EIA/JEDEC JESD8-6 standard

channel for differential HSTL (tr, tf = 300ps min)

(Up to 625 Mbps per channel)

Carte Mezzanine Processeur de Réseau NP4GS3Carte Mezzanine Processeur de Réseau NP4GS3 La rapidité des technologies de cette carte (tr, tf < 500ps min) rendent critique l’intégrité des signaux et/ou le timing d’un grand nombre de lignes

A B C D

NP4GS3

2x8Mx16DDR

(D0)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDR

PARITY

(D6)

2x8Mx16DDRDATA(DS1)

2x8Mx16DDRDATA(DS0)

2x8Mx16PARITY

(D4)

8Mx16DDR

(D1)

8Mx16DDR

(D2)

8Mx16DDR

(D3)

2x512kx18

SRAM

(LU)

512kx18SRAM

(SCH)

PCI32bits

33/66MHz

DASLA & B

DRAM Control

DRAM Control

DRAM Data

DRAM Control

DRAM Data

JTAG

3.3V

1.8V

2.5V

53.3 MHZ

125 MHZ

1088-Pin (CCGA) Package

Fine Pitch 1.27 mm 815 I/O

Double Data Rate SDRAM INTERFACEJEDS8-9A SSTL2 Standard

Stub Series Terminated Logic for 2.5V (tr, tf = 500ps min)

CLK 133 MHZ

14 layers± 10%

Controlled ImpedanceBoard

DMUs

Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

5

Caractérisation Caractérisation des Cartes Numériques Rapidesdes Cartes Numériques Rapides

Contraintes des Cartes Numériques RapidesContraintes des Cartes Numériques Rapides Familles logiques à front de commutation rapides comparativement

aux longueurs des lignes Contrôle du nombre de Via Lignes simple ou différentielle à impédance contrôlée Diaphonie Obligation d’adapter (thévenin, série, rc, etc..) Maîtrise des temps de propagation maximum et minimum Contrôle des temps de propagation relatifs Longueur totale des gravures "etch" Boîtiers à très haute densité de broches Prise en compte de l’influence des boîtiers et des connecteurs Respect des temps de "setup & hold" Les Nets ont Souvent des Contraintes Multiples Grand pourcentage de NETS contraints

Le Grand Pourcentage de NETS Contraints est Sûrement ce Le Grand Pourcentage de NETS Contraints est Sûrement ce qui Caractérise le Plus une Carte Rapidequi Caractérise le Plus une Carte Rapide

La Prise en Compte des ces Besoins par le Flux de Conception La Prise en Compte des ces Besoins par le Flux de Conception est Maintenant Proposée par Différents Editeurs de CAOest Maintenant Proposée par Différents Editeurs de CAO

Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -


Solution Basée sur le Flux deSolution Basée sur le Flux de

Conception de Circuits Conception de Circuits

Imprimés Rapides de CadenceImprimés Rapides de Cadence®®

7

Basé sur la Nouvelle Application Basé sur la Nouvelle Application ""Constraint ManagerConstraint Manager"" Fédérant Fédérant Signal Explorer-Expert (SigXplorer) outil d’exploration de topologies physiques Concept-HDL outil de capture de schémas logiques SPECCTRAQuest SI Expert (SPECCTRAQuest) plat-forme d’analyse d’intégrité

des signaux pre et post layout ALLEGRO-Expert (ALLEGRO) outil de placement routage interactif SPECCTRA routeur automatique optionnel

SigXplorer

Concept-HDL SPECCTRAQuest Allegro

SigXplorer SigXplorer

Constraint Manager

SigXplorer

Flux de Conception de PCB Rapides

Exploration Capture Setup Implantation

& Vérification

SPECCTRA

SPECCTRAQuest

SigXplorer

Analyses

Constraint Manager

Flux de Conception de Circuits Flux de Conception de Circuits Imprimés Rapides CadenceImprimés Rapides Cadence®® PSD 14.2 PSD 14.2

Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

8

Capture et Simulation d’une Topologie SigXplorer de BUS Multipoints Capture et Simulation d’une Topologie SigXplorer de BUS Multipoints

Exploration: SigXplorer (Exemple 1)Exploration: SigXplorer (Exemple 1)


Modèles IBIS

Lignes de transmission

55

Dérivationcontrôlées"T Points"

Simulation du BUS Multipoints

9

Capture et Simulation Paramétriques d’une Capture et Simulation Paramétriques d’une Topologie d’Adaptation Série Topologie d’Adaptation Série



Tableau de résultats de simulations

paramétriques

Résultats de Simulations Traduit Résultats de Simulations Traduit en Contraintes Associées à la en Contraintes Associées à la TopologieTopologie

Variation paramétrique des longueurs de

lignes (3 simulations)

10

Capture et Simulation « H-Spice » d’une Topologie Multi-Gigabit FPGA XILINX Virtex II Capture et Simulation « H-Spice » d’une Topologie Multi-Gigabit FPGA XILINX Virtex II Le progiciel Xilinx "Rocket I/O™ SPECCTRAQuest High-Speed Design Kit" est dédié à l’implantation

physique de la technologie Virtex-II Pro™ 3.125Gbs MGT de cette compagnie Les analyses préalables faites sous SigXplorer permettent d’évaluer les effets de l’ensemble des

constituants de l’interconnexion Gigabit: préaccentuation, boîtiers, pistes différentielles, vias couplés, connecteurs, non appairage des pistes "skew", etc..



Ex: Eye Diagram avec ou sans préaccentuation

11

Placement Dirigé par les Contraintes «Placement Dirigé par les Contraintes « Constraints Driven Placement Constraints Driven Placement » »

Implantation:Implantation:Constraint Manager // Allegro-Expert (CM2AE)Constraint Manager // Allegro-Expert (CM2AE)


Violation de contrainte de placement d’une adaptation série.La longueur maximum permise de 800MIL entre l’émetteur et l’entrée de l’adaptation série est de 1340 MIL

12

Routage Dirigé par les Contraintes « Routage Dirigé par les Contraintes « Constraints Driven Routing Constraints Driven Routing »»

Implantation:Implantation:Constraint Manager // (Allegro-Expert+SPECCTRA)Constraint Manager // (Allegro-Expert+SPECCTRA)


Respect de longueurs maximum (3250 MIL) de 4 lignes (ADDR0-ADDR3) d’un BUS Multipoint


Partage des Taches Partage des Taches

Entre Entre

Conception & Implantation Conception & Implantation


14

Phases de ConceptionPhases de Conception

Exploration et Analyses de Topologies avec SigXplorer Capture du Schéma sous Concept-HDL et des Contraintes associées

avec Constraint Manager connecté à Concept-HDL (CM2C) Setup de la Carte sous SPECCTRAQuest et des Contraintes Associées

avec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ) Analyses Finales Après Implantation de la Carte avec Constraint Manager Connecté à

SPECCTRAQuest (CM2SQ) Les phases d’Exploration sous SigXplorer, ainsi que celle d’analyses sous

SPECCTRAQuest sont optionnelles, dépendantes de la méthode de conception utilisée; voir transparent No 18 (Principales Méthodes de Conception)

Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

SigXplorer



Constraint Manager

SigXplorer

Exploration Capture Setupde la Carte

SPECCTRA

SPECCTRAQuest

SigXplorer

Constraint Manager

PCB

SigXplorer



Constraint Manager

SigXplorer


&Vérification

SPECCTRA

SPECCTRAQuest

SigXplorer

Analyses

Constraint Manager

ImplantationConception Conception

15

Phases d’Implantation du PCBPhases d’Implantation du PCB

Placement / Routage puis Vérification du Circuit Imprimé Contraint avec Allegro-Expert et Constraint Manager Connecté à Allegro-Expert (CM2AE)

Routage Automatique sous Contraintes Optionnel avec SPECCTRA


SigXplorer



Constraint Manager

SigXplorer

Exploration Capture

SPECCTRA

SPECCTRAQuest

SigXplorer

Analyses

Constraint Manager

PCB

SigXplorer



Constraint Manager

SigXplorer


&Vérification

SPECCTRA

SPECCTRAQuest

SigXplorer

Constraint Manager

ImplantationConception Conception

16

Taches de ConceptionTaches de Conception

A capture du schéma B capture de contraintes génériques (ECSets) B1 déclaration des librairies IBIS & développement de

topologies contraintes C exportation vers la base de données

physique ALLEGRO

D setup de la base de données physique (empilement,

alimentation, etc..) D1 assignement des modèles IBIS sur la carte

E association des contraintes génériques (ECSets) aux Net physiques

F vérification du respect des contraintes après implantation

G analyse (simulation) des parties critiques après implantation

Description Logique Description Physique


Exploration

(.TOP)

SigXplorer

ConstrainedTopologies

Concept-HDL

ConstrainedSchematic

Capture

Design Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

Constraint ManagerConnected

to SPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

A

B1

C D

E F

H

De / VersImplantation

G

D1

B

ExplorationExploration

(.TOP)

SigXplorer

ConstrainedTopologies (.TOP)(.TOP)

SigXplorer


Concept-HDL


Capture

Design Sync

Export Phys

Import Phys.

Design Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

SPECCTRAQuest

(.BRD)(.BRD)Constrained

BoardDatabase

Layout DTB Setup


to SPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

s

B1

C D

E F

H

G

D1

Avant Implantation

Après Implantation

B

17

.. vérification de l’ensemble des Setup de base ALLEGRO-Expert et des contraintes CM2AE

placement et routage interactif sous contraintes avec CM2AE // ALLEGRO-Expert ou automatique avec CM2AE // (ALLEGRO-Expert + SPECCTRA)

Taches d’Implantation du PCBTaches d’Implantation du PCB

Conception

SPECCTRA(OPTION)

SPECCTRAQuestExpert

orALLEGRO-Expert


BoardDatabase

High Speed Layout

Constraint ManagerConnected to

ALLEGRO ( CM2A )

PhysicalNETs

ECSets

De / vers


La fiabilité et l’exhaustivité du Setup de la base de données (empilement, alimentations, etc..) est capital pour le bon fonctionnement du Constraint Manager qui, si ce n’est pas le cas, peut avoir un fonctionnement erroné.

18

Principales Méthodes de ConceptionPrincipales Méthodes de Conception

Méthodes de ConceptionMéthodes de Conception ButBut

VérificationVérification& Analyses & Analyses

d’Intégrité des d’Intégrité des Signaux ou de Signaux ou de

Timing Timing

Besoin de Besoin de Modèle IBISModèle IBIS

11

Basée sur des RèglesBasée sur des Règles

Implantation des règles de Implantation des règles de layoutlayout fournies par le fabricant fournies par le fabricant de l’ICde l’IC

NonNon Non

22

Basée sur des Règles Basée sur des Règles avec Simulations PCBavec Simulations PCB

Implantation des règles de Implantation des règles de layoutlayout fournies par le fabricant fournies par le fabricant de l’ICde l’ICSuivi Suivi d’une phase de d’une phase de vérification & analysesvérification & analyses de la de la carte après implantationcarte après implantation

OuiOui OuiOui

33

Développement de ContraintesDéveloppement de Contraintes

Développement Développement de ses de ses propres règles de propres règles de layoutlayout,,aucune directive provenant du aucune directive provenant du fabricant de l’IC fabricant de l’IC

NonNon OuiOui

44

Développement de ContraintesDéveloppement de ContraintesAvec Simulations PCBAvec Simulations PCB

Développement Développement de ses de ses propres règles de propres règles de layoutlayout, , aucune directive provenant du aucune directive provenant du fabricant de l’ICfabricant de l’ICSuiviSuivi d’une phase de d’une phase de vérification & analysesvérification & analyses de la de la carte après implantationcarte après implantation

OuiOui OuiOui



Démonstration DDR SDRAM Démonstration DDR SDRAM

(Description)(Description)

20

Objet de la DémonstrationObjet de la Démonstration Placer et Router sur une Carte Mezzanine un Sous Ensemble d’Interface DDR Placer et Router sur une Carte Mezzanine un Sous Ensemble d’Interface DDR

SDRAM (D6) en Utilisant les Directives d’Implantation Physique Délivrées par le SDRAM (D6) en Utilisant les Directives d’Implantation Physique Délivrées par le Constructeur du Processeur de Réseau NP4GS3Constructeur du Processeur de Réseau NP4GS3

A B C D

NP4GS3

2x8Mx16DDR

(D0)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDR

PARITY

(D6)

2x8Mx16DDRDATA(DS1)

2x8Mx16DDRDATA(DS0)

2x8Mx16PARITY

(D4)

8Mx16DDR

(D1)

8Mx16DDR

(D2)

8Mx16DDR

(D3)

2x512kx18

SRAM

(LU)

512kx18SRAM

(SCH)

DMUs

PCI32bits

33/66MHz

DASLA & B

DRAM Control

DRAM Control

DRAM Data

DRAM Control

DRAM Data

JTAG

3.3V

1.8V

2.5V

53.3 MHZ

125 MHZ

64 MB DDR SDRAM6 Samsung (32X4) K4H280438C-TCA2I/O technologies Stub series Terminated Logic 2.5V (SSTL2) & CMOS66 pins TSOP II Package

D6 INTERFACE ARCHITECTURE18 bits DATA BUS13 bits ADDRESS BUSDifferential ClockClock Cycle 133 MHZDouble-data rate architecture; two transfers per clock cycleI/O technologies Stub series Terminated Logic 2.5V (SSTL2)& CMOS

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

21

Directives du Fabricant d’IC (1/2) Directives du Fabricant d’IC (1/2) Règles CNTRL_ADDRRègles CNTRL_ADDR

Circuit équivalent d’adaptation des lignes multidrop CNTRL & ADDR = 50 Empilement à impédance contrôllée de la carte = 55 10 % Distance maximum entre le NP4GS3 et la SDRAM la plus éloignée ne doit pas

dépasser 3.25 inches Les dérivations (stub) vers les broches SDRAM ne doivent pas être supérieure à 0.25 inches

NP4GS3

100 Ohms

2.5V

100 Ohms

100 Ohms

2.5V

100 Ohms

100 Ohms

2.5V

100 Ohms

100 Ohms

2.5V

100 Ohms

13 ADDRESS LINES

10 CONTROL LINES

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

Adaptation Thévenin 50

Zo = 55 10%

L 3.25 inches

Stub 0.25 inches


22

Règles DA_DQSRègles DA_DQS Toutes les lignes DATA et DQS doivent être adaptées avec une résistance série de 22-29 éloignée

au maximum de 1 inch du NP4GS3 La partie adjacente au NP4GS3 ne doit pas représenter plus de 25 % de la longueur totale La longeur L de chaque bus DATA ou strobe DQS associé doit etre comprise entre 1 inch L 3.25 inches Chaque ensemble de 4 lignes DATAx doit avoir un glissement "skew" de 70 ps par rapport au

strobe associé DQSx. Des simulations IBIS sont recommandées pour vérifier ce timing

Directives du Fabricant d’IC (2/2)Directives du Fabricant d’IC (2/2)

1 inch

1 inch L 3.25 inches

DQS (Vs) 4 DATA skew

± 70 ps NP4GS3

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

4 DATA LINES

DQS022-29Ohms

4 DATA LINES

DQS122-29Ohms

1 DATA LINES

DQS5

DQS222-29Ohms

4 DATA LINES

DQS322-29Ohms

1 DATA LINES

DQS422-29Ohms

22-29Ohms

4 DATA LINES

Zo = 55 10%


23

Taches de ConceptionTaches de Conception

A Concept-HDL: capture du schéma B CM2C: capture des ECSets CNTRL_ADD B1 SigXp: déclaration des libraries Ibis (Dml)

(DDR SDRAM & NP4GS3) préalable à la capture de la topologie DA_DQS (XNet)

B2 SigXp: capture de la topologie contrainte DA_DQS

B3 Concept-HDL : importation de la topologie contrainte DA_DQS de SigXp

Exploration

(.TOP)

SigXplorer


Concept-HDL


Capture

Design Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

Layout DTB Setup


toSPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

A

B2

C D

E F

De / Vers

Implantation

G

D1

Avant Implantation

Après Implantation

B

ExplorationExploration

(.TOP)

SigXplorer

ConstrainedTopologies (.TOP)(.TOP)

SigXplorer


Concept-HDL


Capture

Design Sync

Export Phys

Import Phys.

Design Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

SPECCTRAQuest


BoardDatabase

Layout DTB Setup


toSPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

A

C D

E F

G

D1

B

C Concept-HDL: exportation vers la base de données physique (Packager-XL +NETREV)

D SPECCTRAQuest-Expert: Setup de la base de données; cross section, identification nets DC, Autosetup des modèles discrets (R, L, C)

D1 SPECCTRAQuest-Expert: Assignation des modèles Ibis:

(6 x DDR SDRAM & 1 x NP4GS3) E CM2SQ:

CNTRL_ADD & DA_DQS: Association des contraintes ECSets aux NETs physiques

F CM2SQ: Vérification non violation après implantation

G CM2SQ: Simulation skew 70 ps bus DATAx & DQSx

après implantation

B3

B1


24

Taches d’Implantation du Circuit Imprimé Taches d’Implantation du Circuit Imprimé

+ + + vérification de la conformité du Setup avec ALLEGRO-Expert et/ou SPECCTRAQuest-Expert

- Empilement de la carte (résultats plus précis avec SPECCTRAQuest)

- Identification des nets DC

- Autosetup des modèles discrets (R, L, C)

- Assignation des modèles Ibis composants actifs (6 x DDR SDRAM & 1 x NP4GS3)

vérification de l’association des ECSets aux NETs physiques depuis CM2AE

placement et routage automatique sous contraintes avec CM2AE // (ALLEGRO-Expert + SPECCTRA)


Conception

SPECCTRA(OPTION)

SPECCTRAQuestExpert

orALLEGRO-Expert


BoardDatabase

High Speed Layout

Constraint ManagerConnected to

ALLEGRO ( CM2A )

PhysicalNETs

ECSets

De / vers


Démonstration DDR SDRAMDémonstration DDR SDRAM

(Exploration Capture & Setup)(Exploration Capture & Setup)

26

[ Tache A ] Capture du Schéma Concept-HDL[ Tache A ] Capture du Schéma Concept-HDL

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

27

[ Tache B1 ] Declaration des Libraries Ibis [ Tache B1 ] Declaration des Libraries Ibis Depuis SigXp Depuis SigXp

np4gs3b.dml (ou ibis) librairie fournie par le fabricant de l’IC

28h4088a.dml (ou ibis) librairie provenant du site WEB SAMSUNG

Déclaration des Librairies Depuis SigXp ( Déclaration des Librairies Depuis SigXp ( Préalable à la Capture Topologie DA_DQS )Préalable à la Capture Topologie DA_DQS )


Ces deux cellules I/O seront utilisées pour développer la

topologie contrainte DA_DQS

28

ECSets CNTRL_ADD & DA_DQSECSets CNTRL_ADD & DA_DQS

ECSet: Wiring Worksheet

ECSet: Impedance Worksheet

ECSet: Min/Max Propagation Delays Worksheet

ECSet: Relative Propagation Delay Worksheet

[ Taches B + B3 ] [ Taches B + B3 ] Vue d’Ensemble des ECSets Vue d’Ensemble des ECSets Depuis Concept-HDL Depuis Concept-HDL


29

Carte Mezzanine Cible à Carte Mezzanine Cible à Impédance ContrôléeImpédance Contrôlée

6 couches 55 Ohms ± 10 % Empilement dépendant du

procédé de fabrication de la carte

Un minimum de structures microstrip et stripline typiques doivent tout d’abord être définies

Si nécessaire pour le routage, des couches internes stripline supplémentaires pourront être ajoutées plus tard pendant la phase d’implantation

Cadence® High-Speed PCB Design Flow - Basic Layout Data Base Setup -

[ Tache C ] [ Tache C ] Exportation Vers la Base de Exportation Vers la Base de Données Physique Données Physique

Les impédances des structures microstrip et stripline sont calculées en temps réel par le Field Solver interne à SPECCTRAQuest.Chaque changement de paramètre de l’empilement (largeur de ligne, etc..) peut être evalué pour trouver une combinaison optimum de l’empilement

30

Vue Globale des Association Vue Globale des Association ImpédanceImpédance aux Net Physiques de la Carteaux Net Physiques de la Carte

Colonnesd’objets

ECSetréférencés

Contrainte générique (ECSets)

Contraintes d’impédance associées aux NET physiques

de la mezzanine

[Tache E ] [Tache E ] Association des Contraintes ECSetAssociation des Contraintes ECSet aux Net Physiques (1/4) aux Net Physiques (1/4)


31

Pin Pair DATA0

ECSet CNTRL_ADDR

ECSet DA_DQS

Vue Globale des Associations Vue Globale des Associations Min/Max Prop DelayMin/Max Prop Delay aux Net Physiques de la Carteaux Net Physiques de la Carte

Contraintes longueur Min/Max

associées aux NET physiques dela mezzanine



32

ECSet CNTRL_ADDR

ECSet DA_DQS

Vue Globale des Association des Vue Globale des Association des wiringwiring aux Net Physiques de la Carteaux Net Physiques de la Carte

Contraintes wiringassociées aux NET

physiques de la mezzanine



33

Pin Pair de référence target

(DQS0)

Sélection de latarget DQSO

Vue Globale des Associations Vue Globale des Associations Mached Group 1 (M1)Mached Group 1 (M1) aux Net Physiques de la Carte aux Net Physiques de la Carte

Objet Match Group (M1) crée automatiquement

durant l’association DA_DQS

5 objets membres duMatch Group M1





(Implantation du PCB)(Implantation du PCB)

35

Constraint Manager // (Allegro-Expert + SPECCTRA) Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) (CM2SQ)

Violation du temps de propagation maximum après placement de IC5

[Implantation] Placement Sous Contraintes[Implantation] Placement Sous Contraintes

Control de violation interactif. Deux possibilités: Electrical DRC marker (noeud papillon) Couleurs et valeurs de CM2AE

CM2AEWorksheet: Min/Max Propagation Delays

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

36

La résistance d’adaptation série R6 de la ligne DQS0 est trop éloignée de l’émetteur du NP4GS3.

CM2AEWorksheet: Min/Max Propagation Delays


Constraint Manager // (Allegro-Expert + SPECCTRA) Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) (CM2SQ)

Violation du temps de propagation maximum après placement de l’adaptation série R6 (DQS0)

[Implantation] Placement Sous Contraintes[Implantation] Placement Sous Contraintes

37

Longueur des stub après routage

CM2AEWorksheet: Wiring


Constraint Manager // (ALLEGRO-Expert (CM2AE) + SPECCTRA) Constraint Manager // (ALLEGRO-Expert (CM2AE) + SPECCTRA) (CM2AE) ou (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) (CM2SQ)

Routage ALLEGRO/SPECCTRA automatique d’une topologie daisy-chain contrainte avec des stub de longueur max 250 mils

[Implantation] Routage Sous Contraintes[Implantation] Routage Sous Contraintes

38

CM2AEWorksheet: Relative Propagation DelayMatch Group (DA_DQS_M1)

Worst case 8 ps


Constraint Manager // (ALLEGRO-Expert + SPECCTRA) Constraint Manager // (ALLEGRO-Expert + SPECCTRA) (CM2AE) ou (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) (CM2SQ)

Contraintes multiples sur le Mached Group M1 automatiquement prises en compte par le duoALLEGRO/SPECCTRA

[Implantation] Routage Sous Contraintes[Implantation] Routage Sous Contraintes



(Vérification & Analyses)(Vérification & Analyses)

40

[Tache F] [Tache F] VérificationVérification de Non Violation de Non Violation Avant Fabrication du PCB Avant Fabrication du PCB

Sous-ensemble DDR SDRAM (D6) Partiellement Placé & Routé Sous-ensemble DDR SDRAM (D6) Partiellement Placé & Routé :: Composants placés sur les deux faces Lignes routées ADD <0..3> et DATA <0..3> + DQS0

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

Aucune violation(Pas de DRC Marker)

41

CM2SQ: Exemple de Violation de Contrainte CM2SQ: Exemple de Violation de Contrainte

Violation de longueurlength max ligne

DQS0

[Tache F] Vérification de Non Violation [Tache F] Vérification de Non Violation Avant Fabrication du PCB Avant Fabrication du PCB


42

Longueur de Stub 250 mils

TopologieDaisy Chain

ADDR1

[Tache F] Extraction / Vérification de Topologie[Tache F] Extraction / Vérification de Topologie Topologie SigXplorer ligne BUS Topologie SigXplorer ligne BUS Daisy-Chain Daisy-Chain ADDR1ADDR1


43

Simulations Simulations Min First SwitchMin First Switch Voir Annexe 4: points de mesure Min First

Switch Delay

[Tache F] Simulation du [Tache F] Simulation du Skew Skew 1/21/2

Simulations Simulations Max Final SettleMax Final Settle Voir Annexe 4: points de mesure Final Settle

Delay


44

max max Min First Switch Max Final SettleMin First Switch Max Final Settle

Min First SwitchMin First Switch Max Final SettleMax Final Settle

RiseRise FallFall RiseRise FallFall

DATA0DATA0 1383 ps1383 ps 1323 ps1323 ps 1558 ps1558 ps 1492 ps1492 ps




DQS0DQS0 1376 ps1376 ps 1316 ps1316 ps 1543 ps1543 ps 1478 ps1478 ps

+ + max max = DATA(X) max – DQS0= DATA(X) max – DQS0

+ 42 ps+ 42 ps + 40 ps+ 40 ps + 72 ps + 69 ps+ 69 ps

- - max max = DATA (X) min – DQS0= DATA (X) min – DQS0

- 3 ps- 3 ps - 3 ps- 3 ps - 5 ps- 5 ps - 6 ps- 6 ps

2 ps au dessus des directives du fabricant

CONCLUSIONCONCLUSIONL’implantation satisfait les L’implantation satisfait les

directives du fabricant d’IC directives du fabricant d’IC

[Tache F] Calcul du [Tache F] Calcul du Skew Skew 2/22/2



ConclusionConclusion

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Conclusion sur la MéthodologieConclusion sur la Méthodologie

Le flux de conception de circuits imprimés rapides PSD 14.2 de Cadence basé sur le Constraint Manager assure de manière intégrée la création, la gestion ainsi que la validation des intentions du concepteur

Le flux est guidé par les directives du constructeur d’IC ou par les propres règles de layout du concepteur

Sur l’exemple DDR SDRAM nous avons démontré que le flux est capable de traiter de manière automatique des lignes aux contraintes multiples

La prise en compte des contraintes d’amont en aval de la conception augmentent les chances d’obtenir un prototype correct par construction

Les simulations paramétriques de la technologie du circuit imprimé et du silicium permettent de définir le domaine de bon fonctionnement en production

L’expérience que nous avons de la version PSD14.2 prouve qu’elle est maintenant suffisamment stable

Des versions antérieures alors que le Contraint Manager n’existait pas ont été utilisées avec succès au Cern et par certains instituts IN2P3

Voir site Intranet Cern http://cern.ch/support-specctraquest

Méthodologie de Conception de Cartes Rapides - Conclusion -

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Impact sur les Méthodes de Travail des Impact sur les Méthodes de Travail des LaboratoiresLaboratoires

Pourquoi Introduire Cette Nouvelle Méthode de Travaille dans les Laboratoires IN2P3 ?Pourquoi Introduire Cette Nouvelle Méthode de Travaille dans les Laboratoires IN2P3 ? Un minimum d’analyse des circuits imprimés, garantie de bon fonctionnement des systèmes

d’électronique numérique actuels, devient incontournable Cette méthode est particulièrement adaptée aux développements de cartes rapides ayant un

grand nombre de lignes rapides ou des canaux gigabit L’aspect formel de la méthode ne doit pas vous dissuader à l’aborder de manière plus souple et

directe. Par exemple, les phases d’exploration avec SiXplorer ou de vérification avec SPECCTRAQuest, peuvent être abordées de manière autonome

Se poser des questions, paramétrer, analyser, simuler, aura forcément des retombéespositives sur la qualité de vos cartes rapides

A qui est elle destinée ?A qui est elle destinée ? Les phases de conception sont naturellement de la responsabilité des développeurs de cartes

numériques Alors que la phase d’implantation reviendrait plutôt aux experts implanteur de circuits imprimés

Comment ?Comment ? Vérifier que les bibliothèques Cadence supportent correctement les attributs spécifiques

à l’analyse SI Commencer simplement pour se familiariser avec les nouveaux concepts d’analyse SI Se former à l’extérieur et/ou monter des formations spécifiques Il serait bien d’avoir au moins une personne spécialisée capable de donner conseils et

support de base dans chaque laboratoire

Méthodologie de Conception de Cartes Rapides - Conclusion -


AnnexesAnnexes

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Annexe 1: Approvisionnement et Vérification Annexe 1: Approvisionnement et Vérification des Modèles IBIS des Modèles IBIS

Model Integrity

1) automatic IBIS syntax check 2) IBIS to DML translation 3) automatic DML syntax check

IBIS FileFrom Manufacturer

NETWORK PROCESSOR”NP4GS3.ibs”

IBIS FileDowloaded From SAMSUNG WEB Site

128M DDR SDRAM 66 Pins TSOP”28H4088A.ibs”

SigXplorer

Recommended Electrical Checking: - Basic simulation of I/O CELLS - Driver/Receiver simulation on same technology (without transmission line) - static and dynamics characteristics check Vs Data Sheets

DML File “NP4GS3.dml” Loaded inCustom Local Lib Directory

root_design_name/physical/loc_lib/

DML File “28H4088A.dml” Loaded inCustom Local Lib Directory

root_design_name/physical/loc_lib/

ApprovisionnementModèles IBIS

Vérification syntaxes

IBIS puis DML

Vérification de base de la précision des

modèles

Méthodologie de Conception de Cartes Rapides - Annexes -

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Annexe 2: Limitations de la Version 14.2 &Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0) Ameliorations Futures (15.0)

Limitations sur CM2C (PE 14.2)Limitations sur CM2C (PE 14.2) Ne sait pas traiter les objets Pin Pairs, XNets ainsi que les Paires Différentielles La version 15.0 annoncée pour l’automne 2003 les supportera

Limitations sur CM2SQ (PE 14.2)Limitations sur CM2SQ (PE 14.2) Ne supporte pas les Paires Différentielles La version 15.0 annoncée pour l’automne 2003 les supportera Des problèmes de mises à jour des résultats de contraintes simulées subsistent

Version PE 15.0; Améliorations Apportées Dans le Support de Lignes Différentielles Version PE 15.0; Améliorations Apportées Dans le Support de Lignes Différentielles Possibilité de définir un ensemble complet de règles différentielles d’amont en aval du flux, permettant un placement routage dirigé par contraintes Un couple de lignes différentielles est considéré comme une entité permettant un routage interactif guidé en temps réel par une bannière donnant des informations de phase délai et via patterns Possibilité de paramétrer le mode commun et d’estimer l’influence des boîtiers "die pads"


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Annexe 3: Sites WEB Cadence & Xilinx Annexe 3: Sites WEB Cadence & Xilinx

http://www.specctraquest.comhttp://www.specctraquest.com Site de référence des concepteurs de cartes rapides sous Cadence Très riche en conseils, FAQ, notes d’applications, "white papers" , presentations, forums,

séminaires, formation en ligne "webinar", etc.. Parfaitement maintenu par Cadence

http://www.specctra.comhttp://www.specctra.com Site de référence des implanteurs de cartes rapides sous Cadence Fait dans le même esprit que le site SPECCTRAQuest

http://www.xilinx.com/ise/alliance/rocketio_kit.htmhttp://www.xilinx.com/ise/alliance/rocketio_kit.htm Pour le téléchargement du progiciel Xilinx "SPECCTRAQuest High-Speed

Design Kit" dédié à l’implantation physique de la technologie 3GIO (3,125 Gbps) Rocket I/O™ de cette compagnie

Produit Xilinx développé en collaboration avec Cadence L’idée du KIT est d’évaluer de manière simple fiable et rapide le comportement

de la technologie milti-gigabit Xilinx avant fabrication du circuit imprimé. En fait pour la version 14.2 la phase d’exploration est la seule qui soit actuellement complètement supportée.

La version 15.0 devrait combler les limitations des lignes différentielles


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Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined

measurement voltage (Vmeas) First Switch DelayFirst Switch Delay

Is the time to reach the first threshold voltage encountered minus theBuffer Delay for the driver:- First Switch (rising) = time to reach Vil - buffer delay- First Switch (falling) = time to reach Vih - buffer delay

Annexe 4: First Switch Delay Annexe 4: First Switch Delay Measurements Points Measurements Points


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Annexe 4: Final Settle Delay Annexe 4: Final Settle Delay Measurements Points Measurements Points

Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined

measurement voltage (Vmeas) Final Settle DelayFinal Settle Delay

Is the time to reach the second threshold voltage encountered and stay above or below it, minus the Buffer Delay for the driver:- Final Settle Delay (rising) = time to reach Vih - rising buffer delay- Final Settle Delay (falling) = time to reach Vil - falling buffer delay


1 méthodologie de conception de cartes rapides - ecole delectronique numérique in2p3 cargèse 2003...

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