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© Circuiti Integrati Digitali Memorie
Memorie a Memorie a SemiconduttoreSemiconduttore
Circuiti Integrati Circuiti Integrati DigitaliDigitaliL’ottica del progettistaL’ottica del progettistaJan M. RabaeyAnantha ChandrakasanBorivoje Nikolic
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Classificazione delle memorieClassificazione delle memorie
Memoria a lettura e scritturaMemorie
NonVolatili
Memorie a sola lettura
EPROM
E2PROM
FLASH
AccessoCasuale
AccessoNon Casuale
SRAM
DRAM
ROM programmate a livello di maschera
ROM Programmabili(PROM)
FIFO
Registri a scorrimento
CAM
LIFO
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Celle di memoria a sola letturaCelle di memoria a sola lettura
WL
BL
WL
BL
1WL
BL
WL
BL
WL
BL
0
VDD
WL
BL
GND
ROM a diodo ROM a MOS (1) ROM a MOS (2)
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ROM a MOS con struttura ORROM a MOS con struttura OR
WL[0]
VDD
BL[0]
WL[1]
WL[2]
WL[3]
Vbias
BL[1]
dispositivi di Pull-down
BL[2] BL[3]
VDD
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© Circuiti Integrati Digitali Memorie
ROM a MOS con struttura NORROM a MOS con struttura NOR
WL[0]
GND
BL [0]
WL [1]
WL [2]
WL [3]
VDD
BL [1]
Dispositivi di Pull-up
BL [2] BL [3]
GND
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Layout di una ROM-NORLayout di una ROM-NOR
Programmazione mediantela regione attiva
Polisilicio
Metal1
Diffusione
Metal1 sopra una diffusione
Cella (9.5 x 7)
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Layout di una ROM-NORLayout di una ROM-NORCella (11 x 7)
Programmazione mediante la maschera dei contatti
Polisilicio
Metal1
Diffusione
Metal1 sopra una diffusione
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ROM a MOS con struttura NANDROM a MOS con struttura NAND
Tutte le wordline sono alte ad eccezione della riga selezionata
WL [0]
WL [1]
WL [2]
WL [3]
VDD
Dispositivi di Pull-up
BL[3]BL [2]BL [1]BL [0]
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Layout di una ROM-NANDLayout di una ROM-NAND
Non è necessario alcun contatto verso massa o VDD Dimensione della cella drasticamente ridottaPerdita in prestazioni
Polisilicio
Diffusione
Metal1 sopra Diffusione
Cella (8 x 7)
Programmazione medianteMetal1
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Layout di una ROM-NANDLayout di una ROM-NANDCella (5 x 6)
Polisilicio
MOS con soglia modificata
Metal1 su Diffusione
Programmazione mediante la tensione di soglia
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© Circuiti Integrati Digitali Memorie
Modello dinamico per una cella di ROM-NORModello dinamico per una cella di ROM-NOR
Parametri della Wordline Capacità della pista + capacità di gate Resistenza della pista (polysilicio)
Parametri della Bitline Resistenza (spesso trascurabile) della pista di metallo Capacità di drain e gate-drain
VDD
Cbitrword
cword
WL
BL
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Modello dinamico per una cella di ROM-NANDModello dinamico per una cella di ROM-NAND
Parametri della Wordline Simile alla struttura NOR
Parametri della Bitline Resistenza della serie di transistor (dominate) Capacità di drain/source
VDD
CL
rword
cword
cbit
rbit
WL
BL
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Memorie Non VolatiliMemorie Non VolatiliIl Transistor a gate flottante (FAMOS)Il Transistor a gate flottante (FAMOS)
Gate Flottante
Source
Substrato
Gate di controllo
Drain
n+ n+p
tox
tox
Sezione trasversale Simbolo
G
S
D
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© Circuiti Integrati Digitali Memorie
MOS a Gate Flottante: programmazioneMOS a Gate Flottante: programmazione
0 V
-5 V 0 V
DS
Rimuovendo la tensione diprogrammazione, il FG rimane carico
5 V
-2.5 V 5 V
DS
Il MOS programmato hauna tensione di soglia maggiore di quella nominale
20 V
10 V 5 V 20 V
DS
Iniezione di portatori caldi
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© Circuiti Integrati Digitali Memorie
Caretteristiche del MOSFET a gate Caretteristiche del MOSFET a gate flottanteflottante
“0”-state “1”-state
DVT
VWL VGS
“ON”
“OFF”
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Cella EEPROM: transistor Cella EEPROM: transistor FLOTOX FLOTOX
Gate Flottante
Source
Substratop
Gate di Controllo
Drain
n+ n+
Transistor FLOTOXCorrente di tunnelFowler-Nordheim
20–30 nm
10 nm
-10 V
10 V
I
VGD
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Cella EEPROMCella EEPROM
WL
BL
VDD
Il controllo esatto della tensione di soglia è difficile da ottenereI transistor non programmati potrebbero essere a svuotamento 2 transistor per cella
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Cella Flash EEPROMCella Flash EEPROM
Gate di controllo
cancellazione
Substrato p
Gate flottante
Ossido di tunnel
n+source n+drainprogrammazione
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Sezione trasversale di una cella di Sezione trasversale di una cella di memoria non volatilememoria non volatile
EPROMFlashGentile concessione di Intel
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© Circuiti Integrati Digitali Memorie
Memoria Flash con struttura NOR: Memoria Flash con struttura NOR: cancellazionecancellazione
S D
12 VG
cell arrayBL0 BL1
open open
WL0
WL1
0 V
0 V
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Memoria Flash con struttura NOR: Memoria Flash con struttura NOR: programmazioneprogrammazione
S D
12 V
6 VG
BL0 BL1
6 V 0 V
WL0
WL1
12 V
0 V
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Memoria Flash con struttura NOR: letturaMemoria Flash con struttura NOR: lettura
5 V
1 VG
S D
BL0 BL1
1 V 0 V
WL0
WL1
5 V
0 V
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© Circuiti Integrati Digitali Memorie
Memoria Flash con struttura NANDMemoria Flash con struttura NAND
Cella elementare
Word line(polisilicio)
Source line(diffusione)
Gentile concessione di Toshibac
Gate
ONO
FGGateOxide
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© Circuiti Integrati Digitali Memorie
Memoria Flash con struttura NANDMemoria Flash con struttura NAND
WordlineTransistor di selezione
Contatto di Bitline Contatto di Sourceline
Area Attiva
STI
Gentile concessione di Toshiba
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Memorie a scrittura e lettura (RAM)Memorie a scrittura e lettura (RAM) STATICHE (SRAM)
DINAMICHE (DRAM)
L’informazione è mantenuta finchè la cella è alimentataGrande (6 transistor/cella)VeloceUscita differenziale
Refresh periodicoPiccola (1-3 transistor/cella)LentaUscita singola
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© Circuiti Integrati Digitali Memorie
Cella SRAM CMOS a 6-transistorCella SRAM CMOS a 6-transistor
WL
BL
VDD
M5M6
M4
M1
M2
M3
BL
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Cella SRAM: scritturaCella SRAM: scritturaWL
BL
VDD
M 5
M 6
M 4
M1VDDVDD VDD
BL
Q = 1Q = 0
Cbit Cbit
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© Circuiti Integrati Digitali Memorie
Cella SRAM: scritturaCella SRAM: scrittura
BL = 1 BL = 0
Q = 0
Q = 1
M1
M4
M5
M6
VDD
VDD
WL
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Layout di una cella SRAM a 6TLayout di una cella SRAM a 6T
VDD
GND
WL
BLBL
M1 M3
M4M2
M5 M6
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Cella SRAM a 4 transistorCella SRAM a 4 transistor
Consumo statico RL grande
M3
RL RL
VDD
WL
Q Q
M1 M2
M4
BL BL
Precaricare le BL a VDD per ridurre tp
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Cella DRAM a 3 TransistorCella DRAM a 3 Transistor
Nessun vincolo sulle dimensioni dei dispositiviLettura non distruttivaPotenziale del nodo X quando è memorizzato “1” = VWL – Vtn
WWL
BL1
M1 X
M3
M2
CS
BL2
RWL
VDD
VDD
VVDD-VTBL 2
BL 1
X
RWL
WWL
-VT
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Layout della cella DRAM 3TLayout della cella DRAM 3T
BL2 BL1 GND
RWL
WWL
M3
M2
M1
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Cella DRAM a 1 TransistorCella DRAM a 1 Transistor
Scrittura: CS è caricata o scaricata abilitando la WL e ponendo la BL al valore desiderato
Lettura: La BL viene precaricata ad una tensione intermedia, la WL è abilitata. In seguito alla ridistribuzione di carica tra CS e la BL si legge una variazione della tensione della BL
L’escursione sulla BL è piccola, tipicamente ~250 mV.
M1
CS
WL
BL
CBL
VDD2 VT
WL
X
sensing
BL
GND
Write 1 Read 1
VDD
VDD /2 V
V BL VPRE– VBIT VPRE–CS
CS CBL+------------= =V
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Osservazioni sulle memorie DRAM-1TOsservazioni sulle memorie DRAM-1T Le DRAM-1T richiedono un Sense Amplifier per ciascuna BL, a causa della ridistribuzione di carica durante la lettura. Le celle DRAM sono ad uscita singola al contrario delle SRAM che hanno uscita differenziale.La lettura della cella DRAM è distruttiva; è necessaria l’operazione di refresh dopo per il corretto funzionamento. Contrariamente alla cella a 3T, quella a 1T richiede la presenza di una capacità addizionale. Scrivendo un “1” in una cella DRAM, si perde una tensione di soglia a causa dell’effetto body. La caduta di tensione può essere compensata con un circuito di “bootstrap” che abiliti la WL con una tensione maggiore di VDD
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Ruolo del Sense AmplifierRuolo del Sense Amplifier
V(1)
V(1)
V(0)
t
VPRE
VBL
Attivazione del SAAttivazione della WL
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Cella DRAM 1TCella DRAM 1T
Uses Polysilicon-Diffusion Capacitance
Expensive in Area
WordlineMetal 1
Bitlinediffusa
Polisilicio(gate)
Polisilicio(elettrodo)
Condensatore
Sezione trasversale Layout
Wordline (Metal)
Poly
SiO2
Ossido di campon+ n+
Strato di inversione
Poly
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Immagine SEM di una cella DRAM 1TImmagine SEM di una cella DRAM 1T
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Moderna cella DRAM a 1TModerna cella DRAM a 1T
Elettrodo di Si
Dielettrico
Elettrodo in Poly-Si
2° ossido di campo
Poly di riempimento
Substrato
Cella a trincea Capacità a stack
Capacitor dielectric layerCell plateWord line
Insulating Layer
IsolationTransfer gate
Storage electrode
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Circuiti PerifericiCircuiti Periferici
Decodificatori Sense Amplifier Buffer di I/O Circuiti di controllo e temporizzazione
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Memory Architecture: DecodersMemory Architecture: Decoders
Word 0
Word 1
Word 2
WordN- 2
WordN- 1
cella
M bit M bit N
p
aro
leS0
S1
S2
SN- 2
A0
A1
AK- 1
K = log2N
SN- 1
Word 0
Word 1
Word 2
WordN- 2
WordN- 1
S0
I/O(M bit)
Struttura intuitiva di una memoria N x M Troppi segnali di selezione
N parole N segnali di selezione K = log2NIl decodificatore riduce il numero di segnali
Deco
der
cella
I/O(M bit)
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Memoria con struttura a matriceMemoria con struttura a matrice
Amplifica l’escursione logicatra 0 e VDD
Seleziona la parola appropriata
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Struttura gerarchica di una memoriaStruttura gerarchica di una memoria
Vantaggi:Vantaggi:1. Interconnessioni più corte all’interno di un blocco1. Interconnessioni più corte all’interno di un blocco2. L’indirizzo di blocco attiva un solo blocco alla volta 2. L’indirizzo di blocco attiva un solo blocco alla volta risparmio energetico risparmio energetico
Globalamplifier/driver
Controlcircuitry
Global data bus
Block selector
Block 0
Rowaddress
Columnaddress
Blockaddress
Blocki BlockP 2 1
I/O
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Decoders
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Decodificatore di rigaDecodificatore di rigaComposto da 2M porte logiche organizzate e disposte in modo regolare e compatto
Decodificatore a (N)AND
Decodificatore a NOR
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Decodificatore con struttura Decodificatore con struttura gerarchicagerarchica
• • •
• • •
A2A2
A2A3
WL 0
A2A3A2A3A2A3
A3 A3A0A0
A0A1A0A1A0A1A0A1
A1 A1
WL 1
Implementare il decodificatore in più stadi migliora le prestazioni
Decodificatore a NANDDecodificatore a NANDcon uno stadio di con uno stadio di predecodifica a 2 ingressipredecodifica a 2 ingressi
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Decodificatore di colonna a 4 ingressi Decodificatore di colonna a 4 ingressi realizzato con pass-transistorrrealizzato con pass-transistorr
Vantaggi: velocità (il tempo di propagazione del decodificatore non si somma al tempo complessivo di accesso alla memoria C’è un solo transistor lungo il percorso del segnaleSvantaggi: Molti transistor
2-input NOR decoder
A0S0
BL 0 BL 1 BL 2 BL 3
A1
S1
S2
S3
D
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Decodificatore di colonna ad alberoDecodificatore di colonna ad albero
Il numero di transistor è notevolmente ridottoIl ritardo aumenta con il quadrato della del numero di ingressi: proibitivo per decoder di grandi dimensioni
Usare bufferDimensionamento progressivoStruttura combinata albero - pass-transistor
Soluzioni:
BL 0 BL 1 BL 2 BL 3
D
A 0
A 0
A1
A 1
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Sense AmplifiersSense Amplifiers
tpC V
Iav----------------=
Rendere V più piccolo possibile
piccologrande
Idea: Usare un sense amplifier
uscitaingresso
S.A.piccolaescursione
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Sense Amplifier differenzialeSense Amplifier differenziale
Applicabile direttamente alle SRAM
M4
M1
M5
M3
M2
VDD
bitbit
SE
Outy
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S.A. Differenziale in una SRAMS.A. Differenziale in una SRAMVDD
VDD
VDD
VDD
BL
EQ
SenseAmp.Diff.
(a) Lettura di una SRAM (b) Sense amplifier differenziale a due stadi
Cella SRAM i
WL i
2xx
VDD
Uscita
BL
PC
M3
M1
M5
M2
M4
x
SE
SE
SE
Uscita
SE
x2x 2x
y
y
2y
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Uso di un latch come sense amplifierUso di un latch come sense amplifier
Precaricato nel punto di lavoro instabile tramite il segnale EQQuando il segnale di ingresso è abbastanza ampio, il s.a. viene abilitato da SELa retroazione positiva porta il s.a. in uno dei due punti stabili.
EQ
VDD
BL BL
SE
SE