Пуля П.А. - Функціональні можливості тестових плат на...
TRANSCRIPT
![Page 1: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/1.jpg)
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА»СТУДЕНТСЬКЕ НАУКОВО-ТЕХНІЧНЕ ТОВАРИСТВО
ЗАХИСТУ ІНФОРМАЦІЇ
Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX
Пуля П. А[email protected], snt-security.org.ua
![Page 2: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/2.jpg)
Короткий огляд існуючих архітектур ПЛІС:
2/8
PLAPLA
PROMPROM
Програмовані користувачем
вентильні матриці(FPGA)
Програмовані користувачем
вентильні матриці(FPGA)
PALPAL PLSPLS
GALGAL
MACHMACH MAX FLASHMAX FLASH FLEXFLEX
Програмована логікаПрограмована логіка
Класичні (PLD)Класичні (PLD) Складні (СPLD)Складні (СPLD)
![Page 3: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/3.jpg)
Структура FPGA:
3/8
Блоки вводу/виводу
Блоки вводу/виводу
Поле міжзв’язків
Поле міжзв’язків
Матриці логічних
елементів
Матриці логічних
елементів
![Page 4: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/4.jpg)
Порядок програмування ПЛІС:
4/8
![Page 5: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/5.jpg)
Проектування структури ПЛІС:
10/13
![Page 6: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/6.jpg)
XILINX 3E-500 FG320
6/13
- 200 тис. ключів;- Робота із ISE/Webpack and EDK;- 16MB fast Micron PSDRAM;- 16MB Intel StrataFlash Flash R- Xilinx Platform Flash ROM- Високоефективні перетворювачі напруги; - Кварцевий резонатор 50 МГц,роз’єм для додаткового зовнішнього генератора імпульсів;- 75 FPGA входів/виходів виведені на роз’єми розширення (один високошвидкісний Hirose FX2 із 43 сигнальними лініями та чотири 2x6 Pmod роз’єми); - Всі входи/виходи мають захист від статичної напруги та короткого замикання;- 8 світлодіодів, чотири семи-сегментних індикатора, 4 кнопки, 8 перемикачів;- Програмування через інерфейс USB 2.0.
![Page 7: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/7.jpg)
CycloneCyclone StratixStratix ArriaArria
Різновиди ПЛІС ALTERA:Різновиди ПЛІС ALTERA:
FPGAFPGA СPLDСPLD
MAXMAX
Cyclone VCyclone V
Cyclone IVCyclone IV
Cyclone IIICyclone III
Cyclone IICyclone II
Stratix VStratix V
Stratix IVStratix IV
Stratix IIIStratix III
Stratix IIStratix II
Arria VArria V
Arria IIArria II
ArriaArria
MAX VMAX V
MAX IIMAX II
MAXMAX
![Page 8: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/8.jpg)
8
Arria V GX Starter Kit
![Page 9: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/9.jpg)
Cyclone III FPGA Starter Kit
9
Cyclone III EP3C25F324 FPGAКонфігурація:
- Підтримка програматора USB-Blaster™ (включаючи Altera EPM3128A CPLD) можливість завантаження конфігурації через USB
Пам’ять:- 256 Mb DDR SDRAM; 1 MB SRAM; 16 MB Intel P30/P33 flash;
Тактування:50 МГц резонатор
Перемикачі та індикатори:6 кнопок; 7 світлодіодів
Роз’єми:HSMC; USB типу B.
![Page 10: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/10.jpg)
10
DE0-Nano
![Page 11: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/11.jpg)
Захист програмного коду у ПЛІС:
11
- система захисту від зчитування (anti-tumper); - крипто захист (AES 256); - можливість розділення проекту всередині кристалу за допомого спеціальних бар’єрів;- активне онулення (Рис.1). Anti-tamper представляет собой защиту порта JTAG;- моніторинг спроб зчитування коду,контроль циклічним надлишковим кодом (CRC).
![Page 12: Пуля П.А. - Функціональні можливості тестових плат на базі ПЛІС ALTERA та XILINX](https://reader031.vdocuments.mx/reader031/viewer/2022020123/559f6d881a28ab44778b45e8/html5/thumbnails/12.jpg)
Дякую за увагу!
12