基于误差修正算法的并行交替采样 adc 的应用

基于误差修正算法的并行基于误差修正算法的并行交替采样交替采样 ADCADC 的应用的应用

并行交替采样并行交替采样 ADCADC 原理原理并行交替采样并行交替采样 ADCADC （（ Time-interleaved ADC, TI-ADC)Time-interleaved ADC, TI-ADC)

结构能够将多片相对低采样率的结构能够将多片相对低采样率的 ADCADC 芯片组合起来构芯片组合起来构成高采样率系统。成高采样率系统。

I nput Anal og Si gnal

ADC

ADC

ADC

01

M0

1

0

0

11

T Deal y

Clock fs/M

M

M

M

TI-ADCTI-ADC 的缺陷的缺陷

由于制造工艺的原因，通道间失配误差会由于制造工艺的原因，通道间失配误差会降低整个降低整个 TI-ADCTI-ADC 系统的系统的 SNRSNR 和和 SFDR. SFDR.

三种失配误差三种失配误差 ::偏置误差（偏置误差（ Offset ErrorOffset Error ））增益误差（增益误差（ Gain ErrorGain Error ））采样间隔误差（采样间隔误差（ Timing-skew ErrorTiming-skew Error ））

增益误差（增益误差（ Gain Mismatch)Gain Mismatch)

增益失配的示意图

增益失配的时域和频域分析增益失配的时域和频域分析时域分析频域分析

基本误差信号周期等于单个 ADC 采样周期（ fs/M ）

误差信号的幅度被输入正弦信号的幅度所调制

最大误差发生在输入正弦波的峰值处

误差信号的包络线频率等于输入正弦波频率

频域中的噪声峰： f noise = fin + k x fs/M 噪声频率与输入信号频率相关噪声频率与采样频率相关 k = i/M

采样间隔误差（采样间隔误差（ Phase Mismatch)Phase Mismatch)

时钟相位失配的示意图

时钟相位失配的时域和频域分析时钟相位失配的时域和频域分析时域分析频域分析

基本误差信号周期等于单个 ADC 采样周期（ fs/M ）

误差信号的幅度被输入正弦信号的导数所调制

最大误差发生在输入正弦波的过零处

误差信号的包络线频率等于输入正弦波频率，但相

相位与增益误差信号相差 90 度

频域中的噪声峰： f noise = fin + k x fs/M

噪声频率与输入信号频率相关

噪声频率与采样频率相关

k = i/M

偏置误差（偏置误差（ Offset Mismatch)Offset Mismatch)

偏置失配的示意图

偏置失配的时域和频域分析偏置失配的时域和频域分析时域分析频域分析

误差与输入信号在时域和频域均无关

误差信号周期等于单个 ADC 采样周期

频域中的噪声峰： f noise = k x fs/m

噪声频率与采样频率相关

k = i/M

三种误差的总效应三种误差的总效应

Si gnal componentTi me and gai n error di storti onOff set error di storti on

1,...,1,0 MisM

i

Total Mismatch error:

增益和时间相位误差：

偏置误差：

1,...,1, MisM

i

数字后处理系统框图数字后处理系统框图

数字后处理算法研究误差估计算法误差修正算法

ADC0

ADC1

ADCM-1

CorrectIon

t△

MUX

Ti me error esti mati on al gori thm

Z1( t)△

ZM-1( t)△

Z0( t)△

Z( t)△

Del ay, Ts

——混合滤波器组系统分析——混合滤波器组系统分析 TI-ADCTI-ADC

TI-ADCTI-ADC ：： , 0, , 1s m sj mT r TmH j e m M

H0(s)

H1(s)

HM-1(s)

F0(z)

F1(z)

FM-1(z)

Synthesis filter bank(Descrete-Time)

x0(t)

x1(t)

xM-1(t)

↑M

↑M

↑M

Analysis filter bank(Continuous-Time)

x(t)

ADC

ADC

ADC

x0[k]

x1[k]

xM-1[k]

v0[n]

v1[n]

vM-1[n]

y0[n]

y1[n]

yM-1[n]

TI-ADCTI-ADC 重构滤波器（重构滤波器（ 11 ））假设假设 x(t)x(t) 是是 1st Nyquist1st Nyquist 内的带限信号，则内的带限信号，则 y(n)y(n) 的的 Fourier tranFourier tran

sformationsformation 可以写成：可以写成：

其中：其中：

1

1

1 2,

Mj j

pp Ms s s

pY e T e X j j

T T MT

1

0

1 2Mj j

p m mm s s

pT e F e H j j

M T MT

0 1 2

-π π-π/3 π/3

-1-2

-4π/3-2π 4π/3 2π

0

-π/Ts

(a)

(b)

π/Ts

X(jΩ)

Ω

ω

-3 3M=3X(jω/Ts-j2πp/(MTs))

TI-ADCTI-ADC 重构滤波器（重构滤波器（ 22 ））

重构滤波器：重构滤波器：

其中其中与与

α α (m+1)k (m+1)k 是矩阵是矩阵 AA-1-1((dd)) 的元素的元素

1

1 1 ,

0

1

0 , 1; .

mj d d j k dm m kF k Me e

m k M I

d

0 1 1, , 2I M

, 0,1, , 1.m md m r m M


重构滤波器的冲激响应重构滤波器的冲激响应

1

01

0,

sin

sin

M

ii

m Mm

m ii i m

n d d MM

f nn d d

d d M

-8 -6 -4 -2 0 2 4 6 8 10 12-0.6

-0.4

-0.2

0

0.2

0.4

0.6

0.8

1

1.2

Time [Ts]

Am

plitu

de [

V]


重构滤波器组的多相实现结构：重构滤波器组的多相实现结构：

频率相关的修正方法频率相关的修正方法

TI-ADCTI-ADC 硬件设计硬件设计

模拟输入信号模拟输入信号 1:M1:M 拆分与驱动拆分与驱动低失真低失真一致性好一致性好

多相时钟产生多相时钟产生低抖动低抖动精确相移精确相移

14bit 320Msps TIADC14bit 320Msps TIADC （（ 11 ））

14 bit80MSPS

ADC

14 bit80MSPS

ADC

14 bit80MSPS

ADC

14 bit80MSPS

ADC

Post-ProcessingCyclone II

FPGAEP2C35

3276

8 ×

36 B

itFI

FO

PS1:4

3276

8 ×

36 B

itFI

FO

80MHz Multi-Phase Clock Generator

InterfaceCyclone FPGAEP1C6

VMEBusThere are

Four ADCs operate in

parallel

Implemented the Post-

Processing

4 ADCs AD6645

Implemented the Post-

Processing

14bit 4Gsps TIADC14bit 4Gsps TIADC


模拟前端：功分器模拟前端：功分器 ++变压器变压器

多相时钟产生：分立多相时钟产生：分立锁相环结构锁相环结构

FPGAFPGA 内实时修正失内实时修正失配误差配误差

PLLLoopFilter

Clock Ref VCSO

ClockDistribuation

AD9510

Out0

Out1

Out2

Out3

Cl k2

x0[k]

x1[k]

x3[k]

Δoff0

Δoff1

Δoff3

1+Δg0

1+Δg2

1+Δg3

0[ ]y k

1[ ]y k

1[ ]My k

[ ]y n

0,0 0,3

3,0 3,3

F z F z

F z F z

14bit 320Msps TIADC14bit 320Msps TIADC （（ 33 ））Fin = 59.0MHz Offset Error: (LSB)

18.9 9.0 19.1 14.0 Gain Error: (%)

0 -2.01 -1.57 -0.80 Time Error: (ps)

0 -2.6 15.1 37.6 0 2 4 6 8 10 12 14 16

x 107

-120

-100

-80

-60

-40

-20

0

20

Frequency (Hz)

Pow

er

(dB

)

Signal component

Offset Error DistortionTime&Gain Error Distortion

0 2 4 6 8 10 12 14 16

x 107

-120

-100

-80

-60

-40

-20

0

20

Frequency (Hz)

Pow

er (

dB)

Signal component

Offset Error Distortion

Time&Gain Error Distortion修正前 : SINAD = 40.1dB SFDR = 41.0dB 修正后 : SINAD = 66.4dB SFDR = 92.1dB

8bit 4Gsps TIADC8bit 4Gsps TIADC （（ 11 ））

8bit 4Gsps TIADC8bit 4Gsps TIADC

AT84AD001B

ADC 数据接收和存储

8bit 4Gsps TIADC8bit 4Gsps TIADC （（ 22 ））

模拟前端：功分器模拟前端：功分器 ++ 变压器变压器

多相时钟产生：集成锁相环多相时钟产生：集成锁相环 ++ 延迟线延迟线

高速高速 LVDSLVDS 信号接收信号接收

8bit 4Gsps TIADC 8bit 4Gsps TIADC （（ 33 ））Fin = 803.0MHz Offset Error: (LSB)

0 -3.78 -10.66 -3.38 Gain Error: (%)

0 -2.65 -0.48 -1.69 Time Error: (ps)

0 -39.63 -22.91 -81.22

修正前 : SINAD = 17.3dB SFDR = 19.4dB 修正后 : SINAD = 35.4dB SFDR = 50.8dB

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2

x 109

-120

-100

-80

-60

-40

-20

0

20

Frequency (Hz)

Pow

er

(dB

)

Signal component


0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2

x 109

-120

-100

-80

-60

-40

-20

0

20

Frequency (Hz)

Pow

er (

dB)

Signal component



AD9480

AD9480

Clock generator and

distributor

DDR SDRAM

PCI interfac

e

DDR Interface

VGA control

logic PCIbus

Signal i nput

Variable Gain

Ampl ifi er

FPGA

8bit 500Msps TIADC8bit 500Msps TIADC

AD9480

ADC 数据接收和存储


模拟前端：可变增益放大器模拟前端：可变增益放大器

多相时钟产生：集成锁相环多相时钟产生：集成锁相环

DDR SDRAMDDR SDRAM 大容量数据缓存大容量数据缓存

8bit 4Gsps TIADC 8bit 4Gsps TIADC （（ 33 ））Fin = 50.0MHz Offset Error: (LSB)

0 -4.1 Gain Error: (%)

0 1.006 Time Error: (ps)

0 47.3

修正前 : SINAD = 35.5dB SFDR = 35.2dB 修正后 : SINAD = 44.6dB SFDR = 62.8dB

0 50 100 150 200 250-90

-80

-70

-60

-50

-40

-30

-20

-10

0

10The figure of the frequence domain (multiple FFT) [-1.19dB]

Analog Input Frequency(MHz)

Am

plit

ude(d

B)

2 3 4 56789

0 50 100 150 200 250-90

-80

-70

-60

-50

-40

-30

-20

-10

0

10The figure of the frequence domain (multiple FFT) [-1.25dB]

Analog Input Frequency(MHz)

Am

plit

ude(d

B)

2 3 4 56789

Thanks !Thanks !

基于误差修正算法的并行交替采样 adc 的应用

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