第一章 8086 程序设计第二章 mcs-51 程序设计第三章微机基本系统的设计...

第一章 8086 程序设计第二章 MCS-51 程序设计第三章微机基本系统的设计第四章存贮器与接口第五章并行接口第六章计数器、定时器与接口第七章显示器与键盘接口第八章串行通信及接口第九章数模转换器和模数转换器接口

本章知识点

• 微处理器系统的构成 • PC 机的总线技术• ISA 总线扩展技术• MCS-51 单片机扩展技术• 基于 CPLD 的设计

微处理器系统的构成

• 微处理器的总线

• 微处理器的支持电路

• 外围设备的扩展方法

微处理器的总线

微处理器系统的基本结构

处理器存储器 I / O接口

数据总线地址总线

控制总线

微处理器的总线• 地址总线的驱动• 传送的是地址• 单向

单向缓冲器

处理器

地址总线

微处理器的总线地址总线驱动常用器件 --74LS244

74LS244Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A0

A1

A2

A3

A4

A5

A6

A7

GG

2

141618

17151311864

357912

192

11

CPU地址总线外设地址线

微处理器的总线• 数据总线的驱动 • 传送的是指令和数据• 双向

双向缓冲器

处理器

数据总线

DI R-OE

RD地址选中

微处理器的总线数据总线驱动常用器件 --74LS245

74LS245B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI RE

23456789

119

18

11121314151617

CPU数据总线外设数据线

地址选中读信号


74LS245B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI RE

23456789

119

18

11121314151617


地址选中写信号


74LS245B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI RE

23456789

119

18

11121314151617


地址选中读信号

微处理器的总线数据总线和地址总线的分离

锁存器

处理器

/地址数据总线

ALE

地址总线

数据总线

微处理器的总线

74LS373

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELEALE

地址数据总线地址总线

数据总线和地址总线的分离

微处理器的支持电路• 时钟电路

内部振荡器外部振荡器

CLK

微处理器的支持电路• 复位电路

RESET

+5

+

+

-RESET

+5

微处理器的支持电路

CPU 监控电路

计数电路复位电路

时钟电路

计数请零计数溢出复位信号

常用接口包括：• 并行接口• 键盘与显示器接口• 定时器 / 计数器接口• 串行接口• 模数和数模转换接口

外围设备的扩展方法

存储器和 IO 组织：

• 内存映射式编址

• 输入输出映射式编址


内存映射式编址• IO 与存储器统一编址

• 无专门的输入输出指令

• 无专门的输入输出请求信号


输入输出映射式编址• IO 与存储器分别编址

• 专门的输入输出指令

• 专门的输入输出请求信号



地址译码电路：• 全译码电路• 部分译码• 线选电路

全译码电路• 除了存储器、输入输出设备需要的地址信

号外，其他地址信号全部参加译码• 地址的利用率高• 电路复杂


全译码电路


+5

74LS138

ABC

-G2A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

-G2B

G1

A12A11A10A9A8A7A6A5A4A3A2A1A0

+5

U9

A13A14A15

D0-D7

A0-A15


-OE

-CS1-WE

6264

CS2

U1

D7D6D5D4D3D2D1D0

全译码电路外围设备的扩展方法

+5 +5

74LS138

ABC

-G2A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

-G2B

G1


+5

U9

A13A14A15

D0-D7

A0-A15

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U1

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U2

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U8

D7D6D5D4D3D2D1D0

+5

部分译码• 除了存储器、输入输出设备需要的地址

信号外，其他地址信号未全部参加译码• 多个地址对应一个实际存储器或外设的

地址，地址的利用率低• 电路简单


部分译码


74LS138

ABC

G2A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

G2B

G1

+5

U9

A11A12A13

D0-D7

A0-A15

6116

U1

D7D6D5D4D3D2D1D0

A10A9A8A7A6A5A4A3A2A1A0


OE

CSWE

部分译码


74LS138

ABC

G2A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

G2B

G1

+5

U9

A11A12A13

D0-D7

A0-A15

D7D6D5D4D3D2D1D0

6116

U1

D7D6D5D4D3D2D1D0

6116

U2

D7D6D5D4D3D2D1D0


6116

U8

D7D6D5D4D3D2D1D0




OE

CSWE

OE

CSWE

OE

CSWE

0000H

4000H

8000H

C000H

0800H

4800H

8800H

C800H

3800H

7800H

B800H

E800H

线选电路• 除了存储器、输入输出设备需要的地址信

号外，其他地址信号直接控制存储器或输入输出设备

• 控制用的地址信号不能同时处于选中状态


线选电路

+5 +5


A13A14A15

A0-A15

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U1

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U2

D7D6D5D4D3D2D1D0


-OE

-CS1-WE

6264

CS2

U3

D7D6D5D4D3D2D1D0

+5

D0-D7

A0-A12

A13、 A14、 A15

C000H A000H 6000H


本章知识点


PC 机的总线技术

• 十六位微处理器的接口电路

• PC 机的总线

• PC XT 总线

• ISA 总线

• 8088 为 8 位外部数据总线的微处理器

• 数据总线的驱动

• 数据、地址总线的分离

十六位微处理器的接口电路

8088 的基本系统


A8

A9

A10

A11

A12

A13

A14

A15

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

39

A16/S3A17/S4A18/S5A19/S6

38

37

36

35

NMIINTR

17

18

RDWR/LOC

CLKRESET

19

21

26

27

28

25

24

HOLDHLDA

MN/-MX-SSO

-TESTREADY

32

29

31

30

33

34

23

22

8088

74LS373

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELE

S0/DENS1/DT/ -RS2/ IO/ -MALE/QS0

-INTA/QS1

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DIROE

74LS244

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A0

A1

A2

A3

A4

A5

A6

A7

G1G2

74LS373

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELE

AD0

AD1

AD2

AD3

AD4

AD5

AD6

AD7

D0-D7

-RD

-WR

IO/ -M

MEMORY

I /O

A0-A19

A0-A15


A8

A9

A10

A11

A12

A13

A14

A15

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

39

A16/S3A17/S4A18/S5A19/S6

38

37

36

35

NMIINTR

17

18

RDWR/LOC

CLKRESET

19

21

26

27

28

25

24

HOLDHLDA

MN/-MX-SSO

-TESTREADY

32

29

31

30

33

34

23

22

8088

74LS373

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELE

S0/DENS1/DT/ -RS2/ IO/ -MALE/QS0

-INTA/QS1

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DIROE

74LS244

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A0

A1

A2

A3

A4

A5

A6

A7

G1G2

74LS373

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELE

AD0

AD1

AD2

AD3

AD4

AD5

AD6

AD7

D0-D7

-RD

-WR

IO/ -M

MEMORY

I /O

A0-A19

A0-A15

地址

数据



• 8086 为 16 位外部数据总线的微处理器


• 数据、地址总线的分离

• 字 / 字节的寻址方式


AD0

AD1

AD2

AD3

AD4

AD5

AD6

AD7

AD8

AD9

AD10

AD11

AD12

AD13

AD14

AD15

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

39

A16/ S3A17/ S4A18/ S5A19/ S6

38

37

36

35

BHE/ S7

RDWR/ LOCQS0/ ALEQS1/ - I NTA

S0/ DENS1/ DT/ -RS2/ I O/ -M

RQ/ GT0RQ/ GT1

NMII NTR

MN/ -MXTESTREADY

CLKRESET

32

29

25

24

26

27

28

31

30

17

18

33

23

22

19

21

8086

74LS373 x3

74LS245 x2

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI ROE

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D1

D2

D3

D4

D5

D6

D7

OELE

34D0-D15

-WRM/-IO

-RD

-BHE

MEMORY

I /O

A0-A19

A0-A15


十六位微处理器的接口电路8086 --- 字 /字节的寻址方式

BHE A0操作

从偶数地址开始访问一个字节

从奇数地址开始访问一个字节

从奇数地址开始访问一个字

从偶数地址开始访问一个字

1 0

0 1

0 0

0 1

1 0

数据总线

D0-D7

D8-D15

D0-D15

D8-D15

D0-D7

PC 机的总线

PC XT总线 ISA总线 PCI总线

PC 机的总线 PC XT 总线• 最初应用在以 8088 为 CPU 的 PC XT 机上• 8 位数据线 ( 称为 8 位槽 ) 、• 20 位地址总线 ( 寻址范围为 1MB)

• 6 条中断请求线• 采用了 62 个引脚的插线槽

ISA 总线• 可选择使用 8 位或 16 位数据线

• 在工控机上为 PC104 总线

PC 机的总线

PCI 总线• 32 位局部总线

• 用于 486 及以上的 PC 机中• 独立于处理器的设计，通过改变主桥路

可支持多种处理器• 采用突发方式传输

PC 机的总线

总线信号的类型：• 数据总线 --- 数据传输• 地址总线 --- 存储器与 I/O 寻址• 控制总线 --- 读写信号、中断处理、 D

MA 处理• 电源与地 --- ±12V 、 ± 5V

PC 机的总线

PC XT 总线地址总线• A0-A19 ：输出用来对系统存储器或 I

／ O 接口进行寻址；

• 可寻址的存储器空间为 lMB ；

• 设计时考虑的 I/O 接口寻址范围为 1K ，使用了地址信号 A0~A9

PC XT 总线

数据总线• D0-D7 ：双向

• 用来在微处理器、存储器和 I ／ O 接

口之间传送数据、控制命令或信息

PC XT 总线控制总线• AEN ：输出，地址允许信号。该信号用

来切断 CPU 对总线的控制• -MEMR ， -MEMW ：输出，内存读、

写信号• -IOR ， -IOW ：输出， I/O 读、写信号

PC XT 总线控制总线• IRQ2-IRQ7 ：输入，第 2 级至第 7 级硬

件中断请求输入信号• DRQl-DRQ3 ：输入，第 l 到第 3 的 3 条

DMA 请求信号• DACK0-DACK3 ：输出， DMA 通道 0-3

的 DMA 响应信号

ISA 总线

地址总线LA17—LA23(I/O) ：

ISA 总线中新增的地址信号线，可以给系统提供多达 16MB 的寻址能力

ISA 总线数据总线 SD8-SD15(I/O) ：系统数据总线的高字节信号，为保持与 XT

总线的兼容性，可通过增加的 16 位存储器或 16 位 I/O 接口控制信号确定所用的数据线的位数。

ISA 总线数据总线• 当此控制信号有效时，使用 XT 总线的低 8

位和新增加的高 8 位，即 16 位数据信号 SD0-SD15

• 当 16 位控制信号无效时，使用 XT 总线的数据信号，即低 8 位的地址信号，此时无论指令中访问的地址为偶数字节，或奇数字节，或字地址，均为 SD0-SD7

ISA 总线控制信号• -MEMCS16 (I) ：存储器 16 位数据选择信

号• -IOCS16 (I) ： I/O 16 位数据选择信号• 集电极开路门或三态驱动• SBHE(I/O) ：系统总线高字节允许信号，

有效时 ( 高电平 ) ，表示数据总线传送的是高字节 (SD8-SD15) 。 16 位设备用此信号控制数据总线缓冲器接到 SD8-SD15

ISA 总线中断请求信号• 8259 中断控制器增加为两片，而原有一

片的 IRQ2 成为第二片的中断连接信号。将原有 XT 总线上的 IRQ2 定义该为新增加芯片的 IRQ9 。

• 新增的中断请求信号为 IRQ10~12 ， IRQ14 、 IRQ15

本章知识点


ISA 总线扩展技术

• ISA 总线的基本时序

• 基本 I/O 地址、中断分配

• 接口的扩展

• XT 总线 I/O 读• 5*210nS=1.05μS

CPU CLK

ALE

A0-A15

- I OR

D0-D7

T1 T2 T3 TW

有效地址

有效数据

T4

ISA 总线扩展技术

• ISA 总线 16位 I/O 操作

• 3*125nS=0.375μS

CPU CLK

A0-A15, -BHE

- I OR/ - I OW

RD D0-D16

T1 T2 T3

有效地址

有效数据

WE D0-D16

- I O CS16

ALE

输出数据

ISA 总线的基本时序

• ISA 总线 8 位 I/O 操作

• 6*125nS=0.75μS

CPU CLK

A0-A15, -BHE

- I OR/ - I OW

RD D0-D7

T1 T2 T3

有效地址

有效数据

WE D0-D16

- I O CS16

ALE

输出数据

T4 T5 T6

ISA 总线的基本时序

基本 I/O 地址、中断分配

• 保留 I/O 地址： 2C0H-2CFH

• 保留硬件中断类型 : IRQ10-IRQ12

接口的扩展

• 地址 2C0H-2CFH 的译码


接口的扩展

ISA 总线的 8 位 I/O 扩展的基本电路

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI R-OE

74LS244

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A0

A1

A2

A3

A4

A5

A6

A7

1G

74LS139

AB

G

Y0

Y1

Y2

Y3

地址总线

控制总线

数据总线

2C0H-2C3H

2C4H-2C7H

2C8H-2CBH

2CCH-2CFH

A0

A1

- I OW

- I OR

2G

D0-D7

- I OR

- I OW

AEN

A8

A7

A6

A5

A9

A4

A2

A3

A0

A1

2C0H-2CFH 的译码

部分地址和控制信号的驱动数据总线的驱动

接口的扩展地址 2C0H-2CFH 的译码

74LS139

AB

G

Y0

Y1

Y2

Y3

地址总线

控制总线

2C0H-2C3H

2C4H-2C7H

2C8H-2CBH

2CCH-2CFH

AEN

A8

A7

A6

A5

A9

A4

A2

A3

2C0H-2CFH

2C0H-2C3H2C4H-2C7H2C8H-2CBH2CCH-2CFH

AEN

接口的扩展数据总线的驱动

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI ROE

数据总线

D0-D7

I OW

I OR

地址选中

选中时输出有效

IOR有效时读入

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI R-OE

74LS245

B0

B1

B2

B3

B4

B5

B6

B7

A0

A1

A2

A3

A4

A5

A6

A7

DI R-OE

74LS244

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A0

A1

A2

A3

A4

A5

A6

A7

1G

74LS139

AB

G

Y0

Y1

Y2

Y3

地址总线

控制总线

数据总线

2C0H-2CFH

2C0H-2C3H

2C4H-2C7H

2C8H-2CBH

2CCH-2CFH

A0

A1

SBHE

- I OW

- I OR

2G

- I OCS16

- I OR

- I OW

SBHE

AEN

A8

A7

A6

A5

A9

A4

A2

A3

D0-D7

D8-D15

A0

A1

接口的扩展

ISA 总线的 16 位 I/O 扩展的基本电路

IO CS16的产生

数据总线的驱动

SBHE信号

本章知识点


MCS-51 单片机扩展技术 •程序存储器与数据存储器各 64K• MCS-51 单片机采用了存贮器映射的方法。

存贮器地址与外围设备地址在 64K 范围内统一安排

• P0 口为数据 / 地址总线，必须通过地址锁存的方法分离低 8 位的地址信号

• P2 口为高 8 位地址信号• P3 口为片内外设的信号

MCS-51 单片机扩展技术

• 89C51带内部程序存储器• 89C51 最小系统通过 P0 、 P2 口产生 8 位数据总线和 16 位地址总线

MCS-51 单片机扩展技术

89C51

I NT1I NT0

T1T0

EA/ VP

X1X2

RESET

RDWR

RXDTXD

ALE/ PPSEN

1716 29

301110

31

1918

9

1213

1415

P10P11P12P13P14P15P16P17

P20P21P22P23P24P25P26P27

P01P00

P03P02

P05P04

P07P06

3233343536373839

2524

262728

232221

12345678 74LS373

OELE

Q0Q1Q2Q3Q4Q5Q6Q7

D0D1D2D3D4D5D6D7

138

141718

743

129

151619

652

111

A0-A15

D0-D7

本章知识点


基于 CPLD 的设计

• 接口的基本结构• 地址译码信号的产生• 数据缓冲电路• MCS-51 最小系统的设计

接口的基本结构数据缓冲

地址译码

控制逻辑

输入输出逻辑功能

地址总线

数据总线

控制总线

用户接口

用户接口

地址译码基于 CPLD 的地址译码电路

I BUFI BUFI BUF

U1译码器

A0A1A2

Y1Y0

Y3Y2

Y5Y4

Y7Y6

OBUF

I PADI PADI PAD

OPADA13A14A15

Y1Y0

Y3Y2

Y5Y4

Y7Y6

OBUFOPAD

OBUFOPAD

OBUFOPAD

OBUFOPAD

OBUFOPAD

OBUFOPAD

OBUFOPAD

数据缓冲• 数据输出

I PADI BUF

数据总线输出模块

OPAD输入模块

输入控制信号

OBUFT

T

数据总线

• 带三态缓冲的数据输入

数据缓冲

双向数据缓冲

I OPAD数据总线

I BUF

OBUFT

T输入模块

输入控制信号

输出模块

数据缓冲多输入时的双向数据缓冲

I OPAD数据总线

I BUF

OBUFT1输入模块

1输入控制信号

输出模块

T T

T

BUFT

BUFT2输入模块

2输入控制信号内部输入数据总线

内部输出数据总线

MCS-51 最小系统的设计

• 输入输出数据缓冲

• 地址与数据总线的分离

I OPAD8数据总线

I BUF8

OBUFT8 1输入模块

1输入控制信号

输出模块

T T

T

BUFT8

BUFT8 2输入模块

2输入控制信号

LD8

D Q

GI PADALE

I BUF

I PADWR

I BUF

I PADRD

I BUF

地址译码与

控制逻辑

I PAD8A8-A15

I BUF

A0-A7

AD0-AD7

输入数据缓冲

输出数据缓冲

地址分离

MCS-51 最小系统的设计

第一章 8086 程序设计 第二章 mcs-51 程序设计 第三章 微机基本系统的设计...

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第一章 8086 程序设计第二章 mcs-51 程序设计第三章微机基本系统的设计...