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제 4 장 디지털 신호의 발생

자연현상을 조사하는 물리측정에서 측정하고자 하는 신호가 부호화된 디지털 신호인 경우는

없습니다만 물리량이 계단식으로 변하는 경우는 자주 있습니다. 자성체의 자화

(magnetization)가 자기장의 변화에 계단식으로 반응하는 Barkhausen 잡음이 한 예입니다.

또, 주파수를 측정(count)하는 경우 굳이 아날로그로 변하는 신호일 필요가 없어 사각파나

펄스를 발생시킬 때가 있습니다. 모든 디지털 회로에서 사용하는 시계신호(clock signal)가

대표적인 예입니다. 뿐만 아니라, 정보를 멀리 전달하기 위한 목적으로 잡음에 덜 민감한

디지털 신호로 바꾸어 전송하는 경우도 있습니다.

이처럼 연속적인 크기가 중요하지 않고 어떤 임계값을 넘었는지, 넘지 않았는지가 중요한

디지털 신호가 물리측정에서 자주 사용되므로, 그 같은 신호를 발생시키는 방법과 발생된

신호의 특성은 어떤지를 알고, 디지털 신호를 발생시키는 전자회로를 이해하도록 합니다.

일반적으로 특정한 전압의 ON/OFF 상태 사이로 변화가 일어나는 신호를 디지털 신호라고

합니다. 실제의 디지털 신호파형을 나타내는 데는 아래 그림에서처럼 낮은 레벨(①), 높은

레벨(②), 상승부 기울기(rising edge slope ③) 및 하강부 기울기(falling edge slope ④)를

정의할 필요가 있습니다.

디지털 논리(logic)신호의 준위는 논리회로에 사용되는 소재에 따라서 차이가 납니다.

디지털 신호를 발생하는 장치를 디지털 신호발생기라고 합니다.

디지털 신호발생기는 발생하는 신호의 형태에 따라서

시계신호 발생기(clock signal generator)

펄스 발생기(pulse generator)

아날로그-디지털 변환기(analog to digital converter, ADC)

로 구분할 수 있습니다.

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1) 시계신호 발생기(clock generator)

모든 디지털 측정기나 회로에는 시간의 단위가 되는 시계신호(clock signal)가 필요합니다.

시계신호로는 보통 ON/OFF 상태가 대칭(50:50)으로 복무율(duty cycle) 50% 인 사각파형

일정 전압, 일정 주파수의 신호를 사용합니다. 시계신호의 복무율은

ON(HIGH) 상태의 시간 t(= thigh)와 주기 T(= thigh + tlow)의 비 t/ T 로 정합니다.

시계신호를 발생하는 회로를 시계신호 발생기라고 하며 아날로그 신호발생기와 마찬가지로

RC, LC 와 수정결정을 이용한 선형발진기나 완화발진기를 사용할 수 있습니다. 여기서는

우리 주변에서 흔히 볼 수 있는 기기에 사용되는 시계신호 발생기를 살펴봅니다.

(1) 전자시계의 시계신호 발생기

요즘 사용되는 시계는 거의 대부분이 수정결정 발진회로를 사용한 수정시계(quartz clock)

입니다. 수정시계의 시계신호 주파수는 가청주파수 이상이어서 귀에 들리지는 않되 ÷2 를

조금만 거듭해도 시계에 필요한 1Hz 가 되도록 215 = 32768Hz 로 택하고 있습니다. 이

주파수에서 껴울림이 일어나는 수정결정은 작은 크기의 소리굽쇠(tuning fork) 형태로 자른

cantilever 를 사용합니다.

① 수정발진자(quartz crystal oscillator)

시계용 수정발진자는 보통 지름 3mm, 길이 8mm 의 원통형 캔 안에 들어있고 두개의 선이

나와 있으며, 캔을 열어보면 cantilever 에 전극이 입혀져 있는 것을 볼 수 있습니다.

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(수정 소리 굽쇠형 cantilever 발진자의 SEM 사진)

수정 결정은 Z-cut(즉, 굽쇠면의 수직방향이 결정의 c-축)으로 굽쇠의 길이방향이 Y-축에

나란하며, 전극은 두 굽쇠의 인접한 두 면에 서로 반대로 입혀져 있어서 전압을 가하면 휨

(flexure)이 일어납니다. 자체진동 기본진동수는 굽쇠의 두 팔을 한 끝이 고정된 정사각형

단면의 보(beam)로 간주하여 서로 간섭이 없다고 가정하면

으로, 여기서 는 보의 두께(단면의 길이), 은 굽쇠 팔의 길이, 는 수정결정의 영률

(Young's modulus), 는 밀도입니다. ≈ , ≈ , ≈ ,

을 사용하면 기본 진동수는 ≈ 임을 알 수 있습니다. 시늉내기를

통해서 찾은 수정 cantilever 의 낮은 주파수 진동모드와 주파수는 다음 그림과 같습니다.

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기본 진동수 다음으로 낮은 진동수는 181kHz 의 기본 비틀림(torsion) 모드와 191kHz 의

3차 고조파 휨 모드인데 모두 기본진동수 으로부터 멀리 떨어져 있어 문제를 일으키지

않습니다.

Ex. 1 위 cantilever 의 진동수들을 유도해본다.

② Pierce 수정결정 발진기회로

시계신호 발생기로는 수정결정을 축전기 두개와 함께 p-여과기로 되먹임회로에 사용하는

Pierce 발진기회로를 사용합니다.

뒤집기(inverter) CMOS IC 인 4049 를 ON/OFF 변화점에서 증폭율이 큰 뒤집는 증폭기로

동작시키기 위해 저항 R1 10MW 을 되먹임저항으로 사용합니다. 수정결정은 축전기 C1

과 함께 대역통과(band pass) 여과기를 형성하여, 수정결정의 공진주파수(32.768kHz)에서

Q 가 큰 인덕터 역할을 함으로서 위상차 180o 가 생기고 증폭이 일어납니다. 뒤집기 IC

에 의한 180o 위상차와 함께 입력된 신호가 같은 위상으로 증폭되어 입력으로 되돌려지는

형태가 되어 수정발진자의 공진주파수로 발진을 하게 됩니다. R2 330kW 저항은 뒤집기

IC 를 수정결정 여과기회로와 차단시키는 역할을 합니다.

수정발진자에는 정확한 주파수의 발진을 위해 필요한 회로의 부하 전기용량이 있습니다.

이를 맞추기 위해 가변축전기 C1 을 사용합니다. 이 회로를 통해서 0 와 +5V 사이에서

전환되는 32.768kHz 의 시계신호를 얻을 수 있습니다.

Ex. 2 전자시계의 수정발진기 회로를 살펴보고 출력 파형과

주파수를 확인한다.

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이번에는 뒤집기 IC 대신에 트랜지스터 스위칭 회로를 사용한 Pierce 발진기 회로입니다.

이때도 수정결정은 두 축전기 C1 과 함께 p-대역 여과기를 구성하여 공진주파수의 신호를

선택적으로 180o 위상차를 주면서 증폭하여 입력으로 되먹임을 시켜 발진을 일으킵니다.

출력신호는 1.5V ~ 5V 사이로 변하는 경사(ramp)파형이 됩니다.

Ex. 3 위 전자시계의 수정발진기 회로를 꾸며 출력 파형과

주파수를 확인한다.

③ 정확도

수정발진기를 사용하는 시계들 사이에도 서로 시간이 잘 안 맞고, 특히 시간이 경과하면서

오차가 누적되는 것을 경험합니다. 그 이유와 해결방법을 생각해봅니다.

수정결정을 사용한 시계신호발생기의 시계신호의 정확도를 해치는 요인으로는 발진주파수의

부정확성과 변동을 들 수 있습니다.

1. 발진주파수의 부정확성

Pierce 발진기 회로에서와 같이 발진주파수는 수정결정 발진자의 고유 진동주파수

(직렬 껴울림주파수 , 병렬 껴울림주파수 )와 함께 회로의 특성(축전기의 전기

용량, IC 의 입/출력 전기용량 및 회로의 부유 전기용량)에도 의존합니다. 따라서

회로를 꾸밀 때 매우 정확하게 발진주파수를 맞춰줄 필요가 있습니다. 만약 발진

주파수가 0.01%(±3.3Hz) 틀리면 시계는 하루에 8.6초가 틀리게 됩니다.

수정진동자의 역학적 Q 값이 크긴(104 ~ 105) 하지만 무한대는 아닙니다. 회로에

연결시키면 전기적인 Q 값은 더 떨어집니다. 만약 수정진동자 회로의 Q 값을 104

이라고 하면 발진주파수는 10-4 의 내재적(intrinsic)인 부정확도를 갖습니다. 물론

이것은 요동치는 부정확성이어서 다행히 오차가 누적되지는 않습니다. 그때그때의

단위시간(1/32768 초)이 10-4 정도까지의 상대요동이 있다는 말입니다.

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2. 발진주파수의 변동

시계신호 발생기를 만들 때 정확하게 발진주파수를 맞춘 경우에도 시간이 지나면서

발진주파수가 맞춰놓은 주파수로부터 벗어나는 경우가 종종 생깁니다. 주된 원인은

계절이 바뀌면서 수정결정의 온도가 달라져서인데, 특히 결정을 지정된 방향으로

자르지 못한 경우 주파수변화가 심합니다. 수정발진자의 온도가 변하면 열팽창에

의해 길이 등 크기도 달라지고, 영률이나 밀도가 달라지기 때문에 같은 결정이라도

공진주파수가 변하게 되어 발진주파수에 변화가 생깁니다. 정확히 자른 발진자의

경우 5oC ~ 35oC 의 온도범위에서 발진주파수는 ±6ppm 이내의 변화를 합니다.

즉, 온도에 따른 시간오차는 1달에 ±15초 이내입니다. 회로의 온도변화에 따른

축전기나 IC 등의 전기용량의 변화를 감안하면 이 수치는 더 커질 수 있습니다.

전원(전지) 전압의 변동도 발진주파수 변화의 원인이 될 수 있습니다. 예를 들어

Pierce 발진회로를 보면 출력 시계신호의 ON/OFF 변환점을 되먹임저항(바이어스

저항) R1 으로 정해주는데, 전원전압이 바뀌면 바이어스 전압이 바뀌어서 변환점의

위치가 조금 달라질 수가 있습니다. 발진주파수가 변하면 시계가 읽는 시간에도

오차가 생기게 됩니다.

3. 해결방법

이러한 문제들의 해결방법으로는 정확하게 자른 수정진동자를 써서 정확하게 맞춘

주파수로 발진시키고, 수정진동자와 발진회로의 온도와 전원전압의 변동이 생기지

않도록 하는 것입니다. 그러나 그러기에는 비용이 많이 필요하여, 오차가 생기지

않도록 하는 방법보다는 생긴 오차를 교정하는 방법을 택합니다.

수정진동자의 진동수를 특정한 주파수에 맞출 때도 과거에는 전극을 입히는 두께를

조정하여(mass loading 효과) 진동수의 미세조정을 했지만, 지금은 그보다 비용이

싼 억제보상(inhibition compensation)방법을 사용합니다. 즉, 일부러 조금 높은

주파수의 진동수를 갖는 수정진동자를 만든 다음, 일정 시간동안에 주파수 차이에

해당하는 만큼의 주기를 건너뛰도록 시계회로를 구성합니다.

수정진동자와 회로의 온도변화를 보상하는데도 같은 방법을 사용합니다. 온도를

측정하여 해당하는 주파수변화 만큼을 보상하도록 건너뛰는 주기를 조절합니다.

이런 방법으로 온도가 보상된 수정시계는 1년에 ±5 ~ ±25 초의 오차를 갖습니다.

Ex. 4 가지고 있는 전자시계의 부정확도를 알아내고 시계

신호의 주파수를 측정하여 비교한다.

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(2) PC 용 시계신호 발생기

컴퓨터 mother board 에도 시계신호 발생기가 있어서 중앙처리장치(central processing

unit, CPU), 전면 bus(front-side bus, FSB), 그래픽처리장치(graphics processing unit,

GPU), 무작위취득기억장치(random access memory, RAM) 등에 시계신호를 공급합니다.

이 시계신호 발생기는 사용자나 기본입출력장치(basic input/output system, BIOS)에 의해

시계신호 주파수를 바꿀 수 있도록 programmable clock generator 인 점이 특징입니다.

(ICS 952018AF clock generator IC 와 14.318MHz 수정발진자)

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① Winbond W83196S-14 100MHz Clock

W83196S-14 는 고속 reduced instruction set computing(RISC) 또는 complex

instruction set computing(CISC) 마이크로프로세서에 필요한 모든 시계신호를 제공하는

시계신호 합성기입니다. 특성은 2개의 CPU 시계신호와 7개의 peripheral controller

interface(PCI) 동기 시계신호를 발생시키며, 12 set 의 다른 CPU 주파수들을 선택할 수

있습니다. 3.3V 전압에서 작동하며, 14.318MHz 수정발진자를 사용하고, 24MHz(super

I/O 용) 와 48MHz(USB 용)의 고정된 주파수 reference 신호를 출력합니다.

내부 구성은 아래 그림과 같습니다.

28-pin small outline package(SOP) 형태이고, 각 pin 의 구성과 역할은 다음과 같습니다.

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(3) Laptop 컴퓨터용 시계신호 발생기

Laptop 컴퓨터에서도 시계신호 발생기를 사용합니다. 또, 전지를 기본전원으로 사용하는

laptop 의 특성상 전력소모를 줄이고, 필요치 않은 열의 발생을 최소화하기 위해 CPU 시계

신호의 주파수를 수시로 바꾸는 dynamic frequency scaling(또는 CPU throttling) 기술을

적극적으로 사용합니다. 다음은 laptop 컴퓨터의 구성을 보여주는 한 가지 예입니다.

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① 시계신호 발생기 ICS9LPRS387

Laptop 컴퓨터용 시계신호 발생기의 한 예로 Acer laptop 등에서 사용하는 ICS9LPRS387

(또는 SLG8SP556V)의 주변회로 일부를 소개합니다.

Pierce 발진기 회로로 쓰이는 수정발진자 Y2(14.31818MHz)와 C353(27pF), C354(27pF)

가 보이고, 시계주파수 선택 신호입력에 따라서 다음과 같이 주파수가 바뀝니다.

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2) 펄스발생기(pulse generator)

펄스란 낮은 레벨(보통 0V)에서 빠르게 높은 레벨(보통 ~ 5V)로 바뀐 다음 일정 시간 뒤에

다시 낮은 레벨로 빠르게 돌아오는 형태의 파형을 가리킵니다.

높은 레벨과 낮은 레벨의 차이 Vp 를 펄스의 높이(height)라고 하고, 높은 레벨이 유지되는

시간 tp 를 펄스의 폭(width)이라고 부릅니다. 이 같은 펄스는 1회 발생하는 것으로 끝날

수도 있고, 일정한 시간간격으로 거듭해서 생길 수도 있는데 후자의 경우 반복되는 시간을

펄스의 주기(period)라고 합니다. 거듭이 되는 펄스는 사각파의 특수한 형태라고 할 수도

있습니다.

실제 펄스에서는 레벨 사이에 전이(transition)가 일어나는데 0 이 아닌 시간이 걸리는데 이

시간을 상승시간(rise time)과 하강시간(fall time)이라고 하며, 보통은 전이가 0.1 Vp 에서

0.9 Vp 로(또는 0.9 Vp 에서 0.1 Vp 로) 변하는데 걸리는 시간으로 정합니다. 또, 펄스의

형태가 사각형이 아닌 다른 형태(예: 가우스 형태)를 취할 수도 있습니다.

펄스를 발생하는 장치나 회로를 펄스발생기라고 합니다. 간단하게는 RC 완화발진기회로를

이용한 펄스발생기로부터, 여러 채널의 복잡한 펄스를 프로그램해서 출력할 수가 있는 펄스

프로그래머, 타이밍시뮬레이터까지 다양한 방법이 쓰이고 있습니다.

(1) 펄스발생기 회로

간단한 펄스발생기 회로 몇 가지를 소개합니다.

① 트랜지스터를 사용한 슈밑 트리거(Schmitt trigger)회로

슈밑 트리거란 비교기에서 ON → OFF 문턱과 OFF → ON 문턱이 다른 이력특성

(hysteresis)을 갖는 스위칭회로입니다. 이렇게 함으로서 이력특성이 없는 비교기에 비해서

잡음에 의한 영향을 덜 받고 따라서 시계신호의 경우 더 안정된 주파수의 펄스를 발생할 수

있습니다.

시간

전압

0 tp

Vp

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트랜지스터 슈밑 트리거회로는 에미터 저항 RE 를 공유하는 두 NPN 트랜지스터 T1 과 T2

로 이루어집니다.

입력전압 Vin < 0.7V 이어서 T1 이 OFF 되었을 때 전압분배기회로 Rc1, R1, R2 에 의해서

정해진 베이스전압으로 T2 가 ON 되면 출력전압 Vout 은 LOW 가 되고, 에미터 저항 RE

양단에 전압강하 VRE 가 생겨 T1 의 OFF 상태를 유지합니다. 저항 R2 는 충분히 커서

T2 가 ON 상태를 유지하도록 합니다. 이제 입력전압이 증가하여 Vin > VRE + 0.7V 가

되면 T1 이 ON 상태가 되고 Rc1 에 의한 전압강하가 증가하여, T2 가 OFF 상태로 바뀌며

출력전압 Vout 은 HIGH 로 전환됩니다. 입력전압이 다시 낮아지면 Vin < VRE + 0.7V에서

T1 은 OFF 되고, T2 가 ON 되면서 출력전압이 LOW 로 바뀝니다. 이때 Rc1 > Rc2 로

택하면, T1 이 ON 되었을 때와 T2 가 ON 되었을 때의 VRE 값이 달라져서, Vin 이 증가할

때의 문턱전압과 감소할 때의 문턱전압에 이력이 생기게 됩니다.

슈밑 트리거는 쌍안정 다진동기(bistable multivibrator)이어서 되먹임 입력회로에 RC 충전/

방전회로를 넣어주면 완화발진기로도 사용이 가능합니다. 아래 회로에서는 Q1 과 Q2 가

같은 에미터 저항을 공유하고 있어서, 하나가 ON 되면 다른 쪽은 OFF 되는 진동기 역할을

하고, Q3 는 Q2 에 의해서 조정되어 사각파형을 출력시키는 역할을 합니다. Rf 와 C 에

의해서 결정되는 충전, 방전시간 T1, T2 및 T3 에 의해 사각파형의 폭이 정해지며, R6 와

다이오드의 직렬연결을 Rf 양단에 연결시키면 (그림의 경우) 방전시간을 짧게 할 수 있어서

펄스형태의 신호를 출력시킬 수 있습니다.

Ex. 5 위 회로의 소자들을 택하고, 꾸며서 특성을 확인한다.

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② OP amp 를 사용한 펄스 발생기회로

다음은 일반 용도로 자주 사용되는 op amp 인 741 IC 를 사용한 완화발진기로 사각파를

발생시킵니다. 사각파형의 주기는 축전기 C1 의 전기용량과 저항 R4, R5, R6 및 R7 의

저항 값들로 정할 수 있고, 폭은 저항 R1, R2 와 R3 에 의해서 정해집니다. IC 의 pin 3

(안뒤집는 입력)로 부터 접지나 전원전압 사이에 같은 저항 값을 갖는 경우에 출력파형이

대칭(복무율 = 50%)이 됩니다. IC 전원으로는 +5V ~ +15V 범위에서 택할 수 있습니다.

Ex. 6 위 회로의 사각파형의 시간들이 어떻게 결정되는지 유도해보고

회로를 꾸며 저항값의 변화에 따라 달라지는 파형을 확인한다.

③ NAND 게이트를 사용한 펄스발생기회로

논리회로 IC 중에는 슈밑 트리거 입력회로를 같고 있는 것들이 있습니다. 4093 IC 는

quad 2-input NAND Schmitt trigger 입니다. IC 전원은 +3V ~ +15V 사이에서 택할

수 있고, 4개의 게이트는 서로 독립적으로 작동합니다. IC 의 pin 번호와 NAND 게이트의

입출력표(truth table)는 다음과 같습니다. 여기서 0 은 LOW, 1 은 HIGH 를 가리킵니다.

참고로 NAND 게이트는 AND 게이트의 반대로 출력을 한다고 보면 됩니다.

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보통의 CMOS 논리 게이트들은 한 가지의 문턱전압을 갖습니다. 즉, 입력전압이 1/2 VDD

(전원전압) 이하이면 0, 1/2 VDD 를 넘으면 1 로 간주합니다. 슈밑 트리거 입력에서는 두

문턱전압이 차이가 납니다.

Ex. 7 아래 회로와 같이 4093 IC 의 한쪽 게이트의 두 입력을 함께 묶어서

입력전압을 변화시키면서 슈밑 트리거 입력의 문턱 특성을 살펴본다.

NAND 게이트의 두 입력을 함께 묶었을 때의 입출력표는

이어서 슈밑 트리거 입력을 갖는 NAND 게이트의 경우에

입력전압에 따른 출력전압의 변화는 다음의 측정예에서와

같이 입력전압을 증가시키면서 측정할 때와 감소시키면서

측정할 때 서로 다른 값을 갖는 이력특성이 나타납니다.

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슈밑 트리거 기능을 갖는 NAND 게이트를 사용하면(NOT, NOR 등 다른 뒤집는 게이트도

마찬가지로 적용됨) 간단하게 불안정 다진동기(astable multivibrator)를 만들 수 있습니다.

다음은 4093 슈밑 트리거 NAND 게이트 IC 의 한쪽 게이트를 사용한 불안정 다진동기회로

입니다.

이 회로에 전원을 넣으면 1mF 축전기가 충전되어 있지 않으므로 게이트의 입력전압이 0V

이고, 따라서 게이트 출력은 HIGH(~ +9V) 가 됩니다. 이 출력전압은 트랜지스터를 ON

시켜 LED 에 빛을 내고, 1MW 저항을 통해 축전기에 충전을 시작합니다. 충전이 진행되어

게이트 입력전압이 높은 쪽 문턱전압(~ +6V)을 넘어서면서 게이트 출력은 LOW(~ 0V) 로

바뀌면서 트랜지스터도 OFF 되어 LED 빛이 꺼지고, 축전기는 1MW 저항을 통해 방전을

시작합니다. 방전이 진행되어서 게이트 입력전압이 낮은 쪽 문턱전압(~ +3V)에 다다르면

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게이트 출력이 다시 HIGH 로 바뀌고 축전기는 충전이 되는 과정을 반복하게 됩니다.

실제 게이트에서의 문턱전압은 전원전압이나 사용하는 게이트에 따라서 달라집니다.

두 문턱전압 VT- 와 VT+를 각각 출력전압 Vo 의 1/3 과 2/3 이라고 하면, 충전과 방전에

걸리는 시간은 각각 ≃ 로서, 따라서 출력되는 전압파형의 주파수는

≃

입니다.

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Ex. 8 위 슈밑 트리거 NAND 게이트 불안정 다진동기회로의

발진 주파수를 유도하고 회로를 만들어서 확인해본다.

위 회로에서와 같이 NAND 게이트의 두 입력을 한데 묶는 것은 스위칭이 일어날 때 입력

전류를 많이 흐르게 하는 단점이 있습니다. 아래와 같이 한 입력을 전원전압에 연결하고,

나머지 입력만 축전기에 연결시키는 방법을 쓸 수 있습니다.

그러나 이 회로에서 LED 를 게이트 출력전압으로 직접 구동시키는 것은 출력전류가 많이

흘러서 게이트에 무리를 주게 됩니다. 먼저 회로에서와 같이 트랜지스터를 써서 LED 를

구동하고 게이트 출력전압으로는 트랜지스터를 ON/OFF 시키는 것이 좋습니다.

위 회로들에서의 출력과 같이 복무율이 50% 인 사각파를 변형시켜 펄스로 만들기 위해서

간단히는 아래와 같이 RC 회로와 슈밑 트리거를 씁니다.

Ex. 9 위 슈밑 트리거 NAND 게이트 펄스 성형기의 특성을 확인한다.

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④ 555 Timer IC 를 사용한 펄스발생기

555 timer IC 의 용도 중 불안정 다진동기(astable multivibrator) 또는 자유구동 다진동기

(free-running multivibrator)로의 응용을 위해 축전기 C1 과 저항 R1, R2 를 추가합니다.

축전기 C2(10nF) 는 decoupling 축전기입니다. 출력되는 신호()의 주파수는

이고, 높은 전압으로 있는 시간(HIGH 상태의 폭)과 낮은 전압으로 있는 시간(LOW 상태의

폭)은 각각

입니다. 복무율(duty cycle)은

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입니다. 저항 R1 은 1kW 이상으로 택해야 555 IC 를 손상시키지 않기 때문에 위 회로의

복무율은 > 50% 가 됩니다. 복무율이 더 적은 펄스를 얻기 위해서는 NAND 게이트 같은

뒤집는 게이트를 써서 출력신호의 파형을 뒤집어줍니다.

RC 완화발진기 형태의 펄스발생기에서는 전원을 켰을 때 처음으로 발생하는 펄스의 HIGH

상태의 폭은 다음 펄스들의 폭보다 ~1.6배 깁니다. 그 이유는 처음에만 축전기가 완전히

방전된 상태로부터 충전이 이루어지고, 다음부터는 부분적으로 방전된 상태로부터 충전이

시작되기 때문입니다.

다음은 이 문제를 해결하는 회로를 추가시킨 것입니다.

위 회로의 전원스위치를 켠 직후에는 축전기 C2 가 완전히 방전된 상태로 MOSFET Q2 의

게이트 전압이 낮아 Q2 가 ON 되고 Q1 도 ON 됩니다. 따라서 축전기에는 Q1 과 R3 를

통해서 빠르게 충전이 이루어집니다. 축전기에 충전된 전압이 1/3 Vs 로 증가하면서 Q2

가 OFF 되고 Q1 도 OFF 되어 축전기는 1/3 Vs 와 2/3 Vs 사이에서 정상적으로 충전과

방전이 일어납니다. 이후 축전기의 전압이 1/3 Vs 이하로는 떨어지지 않기 때문에 Q1 과

Q2 는 계속 OFF 된 상태로 남아있게 됩니다. 저항 R5 와 R7 은 축전기 전압이 1/3 Vs

에 가까워질 때 Q2 가 OFF 되도록 R5/R7 비를 택하되 가급적 큰 저항 값으로 취합니다.

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(2) 펄스 프로그래머

펄스 핵자기공명(pulsed nuclear magnetic resonance, pulsed NMR) 실험과 같이 여러 개

펄스를 각기 다른 시간에 다양한 시간 폭으로 발생시켜야 하는 경우가 있습니다. 이 같은

용도에 사용하기 위해서 펄스열(pulse sequence)을 마음대로 발생할 수 있는 장치가 펄스

프로그래머입니다. 펄스 프로그래머로는 시계신호를 발생시켜 신호를 카운트해서 시간을

정하는 방법이 쓰이는데, 근자에는 이를 컴퓨터(pc)나 마이크로프로세서 또는 field

programmable gate array(FPGA) 를 써서 직접 합성하는 방법도 사용합니다.

먼저 개개의 IC 를 사용한 펄스프로그래머의 한 예를 살펴봅니다. 아래 회로는 시계신호

발생회로, 펄스 폭(pulse width)과 반복시간(pulse interval)을 정하는 decade counter 로

구성되어 있습니다.

시계신호는 10MHz 수정발진자를 사용한 7400 NAND 게이트 IC 의 TTL 발진회로로 발생

시키며, 10진 또는 2진 카운터(decade and binary counter)인 7490 IC 에 의해 1MHz 의

TTL 신호가 펄스 반복시간 조절회로에 공급됩니다. 펄스폭 조절회로에는 10MHz 또는

1MHz 의 TTL 신호를 single-pole-single-throw(SPST) 스위치로 선택하여 공급하는데,

이는 시간 분해능을 0.1ms 또는 1ms 로 바꿀 수 있게 하기 위함입니다.

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Ex. 10 7400 NAND 게이트들에 의해 시계신호를 10MHz 와

1MHz 사이로 전환(스위치)할 수 있음을 확인해 본다.

7490 IC 는 4개의 negative edge triggered JK flip-flop 과 게이트들로 이루어진 카운터

IC 로서 dual-in-line(DIP) 포장의 핀 접속과 내부의 논리회로 구성은 다음과 같습니다.

이 IC 를 ÷10 카운터(divide-by-ten counter)로 사용하기 위해서는 QD 출력(11번 pin)을

입력 A(14번 pin)에 연결시키고, 카운트를 하려는 신호는 입력 B(1번 pin)에 입력시킵니다.

(-) edge triggered JK flip-flop 은 아래 표와 같이 J, K 입력의 상태에 따라 입력신호가

1(HIGH) → 0(LOW) 로 전이할 때 set(Q 출력 HIGH), reset(Q 출력 LOW), hold(Q 출력

유지) 또는 toggle(Q 출력 뒤집힘)되는 특성을 갖습니다.

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Ex. 11 7490 IC 를 ÷10 카운터로 사용할 때 출력 QA(12번 pin)에

주파수가 1/10 로 줄어든 사각파형의 신호가 출력되는 것을

아래 표를 따라서 확인해 보고 함수발생기의 사각파를 입력

시켜서 조사해본다.

한편, 2진(binary) 또는 10진(decade) 카운터로 사용하기 위해서는 7490 IC 의 QA 출력

(12번 pin)을 입력 B(1번 pin)에 연결시키고, 카운트를 하려는 신호는 입력 A(14번 pin)에

입력시킵니다. 이때 카운트를 위한 reset 입력과 각 flip-flop 의 출력은 다음과 같습니다.

- 145 -

펄스폭의 조절은 7490 10진 카운터(decade counter)와 연결된 3개의 positive true BCD

thumb wheel dial 스위치에 의해 전면 판넬에서 1~999ms 또는 0.1~99.9ms 의 범위에서

각각 1ms 와 0.1ms 간격으로 조정되며, 두개의 hex buffer IC 7407 이 사용되었습니다.

Ex. 12 7490 IC 세 개를 10진 카운터로 사용한 펄스폭 조절회로가

1~1000 카운터의 역할을 하는 것을 확인해본다.

펄스의 출력은 7400 IC 게이트들을 사용한 RS flip-flop 에 의해 이루어집니다. SET(S)

와 RESET(R) 의 입력신호들 사이의 시간간격이 펄스폭이 되고, single-pole-double-

throw(SPDT) 스위치에 의해 전면 판넬에서 (+) 또는 (-) TTL 펄스를 선택하여 출력할 수

있습니다. 이 flip-flop 의 SET(S) 신호는 스위치, NAND 게이트, 74121 단안정 다진동기

(monostable multivibrator) IC 를 통해서 외부(EXT Trigger) 또는 내부(Pulse Interval

조정회로)에서 트리거를 할 수 있도록 선택할 수가 있습니다. 같은 단안정 다진동기 IC 의

다른 출력(Q)신호를 외부 장치의 동기화를 위한 트리거 신호(Triger Out)로 출력합니다.

펄스 반복시간의 조절은 MIC 5009 10n 카운터 IC 와 3개의 7490 ÷10 카운터(decade

counter) IC 에 의해서 이루어지는데, BCD thumbwheel dial 스위치에 의해 전면 판넬에서

3자리의 유효숫자와 지수 n 을 정해줍니다. 펄스 반복시간의 조절범위는 1ms 에서부터

999×103s 까지입니다.

다음 사진은 펄스폭이 0.2ms 인 출력펄스의 모양을 관찰한 오실로스코프 화면으로 수평축

(시간축)은 50ns/cm, 수직축(전압축)은 1V/cm 이고, 이로부터 구한 출력펄스의 상승시간

(rise time)은 약 90ns, 하강시간(fall time)은 20ns, 출력펄스와 트리거 출력신호와의 지연

시간(delay time)은 < 20ns 입니다.

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또, 실제 제작된 펄스 프로그래머의 전면 판넬과 내부구조는 아래 사진과 같습니다.

(20cm×24cm×8cm) 케이스를 사용하여 제작된 펄스 프로그래머의 전면 판넬과 내부

1. 전원 스위치 2. 펄스폭 분해능 스위치 3. EXT/INT 트리거 스위치 4. 펄스 반복

시간 조절 thumbwheel 스위치 5. 펄스 반복시간(지수 n) 조절 thumbwheel 스위치

6. 펄스 폭 조절 thumbwheel 스위치 7. 출력펄스 극성 스위치 8. 펄스 출력 BNC

9. 트리거 출력 BNC 10. EXT 트리거 입력단자 A. 전원부 B. 펄스 발생부

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이 펄스프로그래머를 확장하여 두 번째 펄스와 세 번째 펄스를 발생시키기 위해서는 아래

그림과 같이 먼저 회로의 점선부분들을 추가합니다. 첫 번째 출력펄스를 이용하여 두 번째

펄스, 또 두 번째 펄스를 이용하여 세 번째 펄스의 폭과 시간간격을 순차적으로 제어해주는

방법으로 점선부분은 각각 첫 번째 펄스발생회로의 부분 A, B 와 C 에 해당합니다.

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위 회로는 편리하게 펄스 폭과 반복주기를 조절할 수 있는 반면에 여러 펄스를 동시에 제어

하기에는 어려운 점이 있습니다. 이를 위해서는 컴퓨터나 마이크로프로세서를 써서 제어하

는 방법을 사용합니다. 예를 들면 아래 그림과 같이 16개의 펄스열을 독립적으로 HIGH/

LOW 상태로 100ns 시간 간격(이 경우는 10MHz 시계신호를 사용)으로 조절합니다.

이 같은 펄스 프로그래머 기능을 구현하기 위해 다양한 회로들이 사용됩니다. 예를 들어

다음은 pc 를 써서 위의 펄스열들을 프로그래밍하는 장치의 구조도와 실체사진입니다. PC

에 의해 프로그래밍된 데이터(16 bit PERIODS & STATES)는 프린터 인터페이스(printer

interface, PIF)를 통해 펄스 프로그래머의 S-RAM 에 기록되고, DOWN COUNTER 와

LATCH 에 의해 펄스열을 합성하여, 16개의 BNC 출력단자로 출력하는 구조입니다.

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요즈음은 아예 펄스 프로그래머를 디지털 주파수합성기(direct digital synthesizer, DDS),

디지털 수신기, PC 인터페이스 등과 함께 한 field-programmable gate-array(FPGA) 칩에

구현하는 방법도 출현했습니다.

그림에서 PPG 가 펄스 프로그래머회로로서 FPGA(EP2C70F672C8, Altera) 에 들어있고,

PPG 인터페이스를 써서 pc 로 부터 VHDL 코드로 작성됩니다. 100MHz 시계신호와

40-bit 타이머-카운터를 사용하여 10ns 의 시간간격으로 240×10 ns > 104 s 까지의 시간

조정이 가능하고, 32-bit loop 카운터 하나와 16-bit loop 카운터 두개를 함께 사용하여

264 번까지의 iteration 도 가능합니다. 펄스출력은 64개여서 Sampling Trigger(ST),

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Receiver Gate(RG), Phase-Tuning Word(PTW), Amplitude-Tunning Word(ATW) 등의

조정에 사용됩니다. FPGA를 사용하면 상당히 compact 한 크기에 더 큰 기능을 수용할

수 있습니다.

(3) 문자 발생기(word generator)/타이밍 시뮬레이터(timing simulator)

임의 파형과 복잡한 시계신호 형태를 출력할 수 있는 디지털 문자발생기/타이밍 시뮬레이터

모듈이나 장치가 있습니다. 디지털 문자발생기는 고정된 출력 시계신호 주기로 문자열

(ON/OFF sequence)을 나란히(parallel) 출력하는 기능이고, 타이밍 시뮬레이터는 임의의

디지털 신호를 전이(transition) 사이의 시간차만 지정하면 100ns(= )의 분해능으로

출력하는 기능입니다.

(문자 발생기 출력의 한 예)

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(타이밍 시뮬레이터 출력의 한 예)

다음은 16 찬넬 10MHz 디지털 문자 발생기/타이밍 시뮬레이터 모듈인 C&H Technology

MA202 의 사진과 내부 기능을 나타내는 그림입니다.

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3) 아날로그-디지털 변환기(analog to digital converter, ADC)

물리측정에서 디지털 신호는 대부분 아날로그 신호를 디지털화하여 얻어집니다. 디지털화

하는 이유는 신호를 컴퓨터로 받아들여서 연산, 푸리에 변환 등 처리작업을 하고 기록하는

경우가 많은데 이때 디지털화된 데이터들을 사용하기 때문입니다. 이를 위해서 사용하는

회로나 기기가 아날로그-디지털 변환기(ADC)입니다. 다양한 ADC 방법들이 존재합니다만,

기본적으로는 시간에 대한 연속함수인 아날로그 신호를 시간과 크기(주로 전압) 모두 일정

간격으로 양자화(quantization) 시키는 것입니다.

(정현파 신호의 아날로그-디지털 변환)

측정 시간에 대한 양자화를 추출(sampling)이라고 하는데, 추출율(sampling rate)이 매우

빠르면 크기만 양자화 시킨 것이 되고, 크기 양자화 단위인 계단(step)이 매우 작으면 측정

시간만 양자화 시키는 것이 됩니다.

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(추출율이 클 때의 AD 변환) (계단이 작을 때의 AD 변환)

따라서 AD 변환을 하면 어쩔 수 없이 양자화에 따른 오차가 생깁니다. 이 양자화 오차

(quantization error)는 추출율을 빠르게 하고 계단을 아주 작게 하면 줄일 수 있습니다.

디지털화한 신호의 크기는 2진수(binary) 형태로 변환하므로 계단의 개수는 ADC 의 bit 수

n 에 대하여 2n 이 됩니다. 따라서 계단의 크기는 ADC 가 다룰 수 있는 아날로그 신호의

범위(full scale range)의 1/2n 이기 때문에 ADC 의 (전압) 분해능은 bit 수로 나타냅니다.

다음 그림은 3bit ADC 의 입력신호(검은 선)와 디지털화 시킨 ADCCode 사이의 차이를 보인

것입니다. 3bit ADC 이기 때문에 최소 bit(least significant bit, LSB)는 범위 EFSR 의 1/8

= 0.125 입니다.

여기서 VRefLo 는 디지털로 변환되는 최소전압이고, EFSR = VRefHi - VRefLo 인데, VRefHi 는

최대전압입니다. 위의 경우 VRefLo = -0.5 LSB, VRefHi = +7.5 LSB입니다. 따라서 양자화

오차는 신호의 크기(전압)에 따라서 달라집니다. 계단 높이(LSB)를 D 라고하면 입력전압에

대한 오차는 다음과 같이 주기적으로 변화합니다.

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아날로그 신호의 크기가 LSB(D) 보다 매우 커서 양자화 오차가 신호에 무관하고, 고르게

분포된 경우 양자화 오차의 평균은 0 이고, 표준편차(rms 값)는

≃

으로 3 bit ADC 의 경우에는 최대스케일 범위의 3.6% 에 달하지만, 8bit ADC 에서는

0.11%, 12bit ADC 에서는 < 10-2 % 로 무시할 만한 크기로 줄어듭니다.

Ex. 13 위 rms 양자화 오차를 유도한다.

일반적인 전압 신호의 (2bit) 양자화에 대해서 보면 다음 그림과 같습니다.

신호 대 양자화잡음비(signal-to-quantization-noise ratio, SQNR)는

≈

입니다.

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아날로그-디지털 변환방법에는

Parallel or Flash ADC

Counter or Tracking ADC

Successive Approximation ADC

Dual Slop Integrating ADC

Voltage to Frequency ADC

Software Implementation

Shaft Encoder

등이 있습니다. 여기서는 가장 빠른 변환속력을 갖는 Parallel(Flash) ADC, 가장 보편적인

Successive Approximation ADC, 가장 간단한 Integrating ADC 를 살펴봅니다.

(1) 직접변환(direct conversion) 방식, Parallel or Flash ADC

n bit 변환을 위해 2n-1 개의 비교기(comparator)를 써서 입력신호 전압을 bit 별로 동시에

비교하여 논리회로로 디지털 변환된 코드를 생성하는 방법으로 변환속도가 매우 빨라서

GHz 추출율도 가능한 방법입니다. 그러나 ADC 의 분해능이 증가하면서 필요한 비교기의

수와 회로의 복잡함이 급격히 증가하여 회로의 전력소모와 비용이 증가하기 때문에 8 bit

비교기의 수 = 255) 또는 그 이하의 분해능의 비디오, 레이더, 디지털 오실로스코프용으로

주로 사용됩니다.

각각의 비교기에 가해지는 표준전압은

,

,

,

,...,

이어서 n bit 2진수의 각 숫자의 문턱전압에 해당합니다. 이를 2진수로 표시하는 논리회로

- 156 -

(encoder)를 거치면 입력전압에 대한 디지털 출력이 이루어집니다.

한 예로 3 bit flash ADC 회로를 소개합니다. 각각의 2진수의 문턱전압이 다르게(반올림

대신에 내림) 설정되었음에 유의합니다.

위에서 사용한 게이트는 XOR 게이트로서 두 입력이 같지 않을 때만 TRUE(HIGH 출력)가

됩니다.

(XOR 게이트의 입출력 표)

Ex. 14 위의 3 bit flash ADC 의 8-to-3 line

다이오드 encoder 의 작동을 확인한다.

또, NAND 게이트를 사용한 2 bit flash ADC 의 예입니다. 비교기의 개수를 하나 더 사용

했고, 비교기가 HIGH 상태에 묶이는 것을 방지하는 bubble error correction 회로가 추가

되어 있습니다.

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Ex. 15 위 2 bit flash ADC 의 NAND 게이트 encoder 의 작동을 확인한다.

물론 flash ADC IC 들이 있어서 편리하게 이용할 수 있습니다. 한 예로 ADC 207 은

CMOS VLSI 로 20MHz 추출율(sampling rate)에 12ns 추출시간(sampling time)을 갖고 7

bit flash AD 변환을 합니다. 129 개의 저항 사다리(resistor ladder)와 128 개의 비교기

를 내장하고 있습니다.

- 158 -

다른 ADC IC 들도 있어서 필요에 맞는 것으로 선택하여 사용하면 됩니다.

(2) Successive Approximation ADC

이 형식의 ADC 는 비교기 하나를 써서 입력신호 전압의 범위를 점차 좁혀가며 비교하는

방법으로 디지털 신호로 변환시킵니다. 점진적 근사 기록기(successive approximation

register, SAR)와 디지털-아날로그 변환기(digital-to-analog converter, DAC)를 내장하고

있고 중, 고속 ADC 로 가장 흔히 쓰이는 방식입니다.

예를 들어 0~16V 범위를 갖는 4 bit ADC 에서 5.5V 의 신호가 입력되면 SAR 은 범위의

중간 값인 8V 에 해당하는 디지털 코드를 출력하고, DAC 에 의해 아날로그 전압 8V 로

바뀌어 비교기의 안 뒤집는 입력단자로 입력시킵니다. 추출/유지(sample & hold, S/H)된

입력신호와 비교하여 비교기 출력인 (+) 전압이 SAR 에 가해지면 SAR, DAC 는 다음번

낮은 범위(0~8V)의 중간 값인 4V 를 출력합니다. 이제 비교기 출력이 (-) 전압으로 되기

때문에 SAR 은 다음 번 높은 범위(4~8V)의 중간인 6V 를 출력하고, 다음은 5.5 V 등의

순서로 실제 입력전압을 찾아가고, 그 과정에서 SAR 에 기록되는 해당하는 디지털 코드를

출력시키는 방법입니다. n-bit AD 변환을 위해서는 n 번의 비교가 필요합니다.

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(4 bit successive approximation ADC SAR 의 작동 예)

이 형식의 ADC 는 비교기를 하나만 사용하기 때문에 고 분해능(large bit), 고 정확도의

AD 변환이 가능하고 전력소모가 작으며 크기도 작은 것이 장점입니다. 그러나 상대적으로

추출율(sampling rate)이 낮고, 내장된 디지털-아날로그 변환기(DAC)회로가 함께 정확해야

할 필요가 있습니다.

처음 사용된 Successive Approximation ADC 중에는 낱개의 비교기 IC, 게이트 IC 및

DAC 를 조합하여 만든 12-bit, 10ms 추출시간(sampling time)의 ADC-12U 가 있습니다.

여기서는 successive approximation algorithm 을 구현시키기 위해 14개의 7400 계열의

게이트들이 사용되었으나 곧, successive approximation register(SAR) 논리 IC 로 대체가

되었습니다.

(Analog Devices ADC-12U 12-bit, 10ms SAR ADC)

이어서 크기가 많이 줄어들고 시계신호 발생기, 표준전압, 입력완충증폭기(input buffer

- 160 -

amp)들을 내장한 hybrid 형태와 monolithic IC 형태의 SAR ADC 들이 출현하였습니다.

(Analog Device AD572 12-bit, 25ms hybrid ADC)

(Analog Device AD574 12-bit, 35ms monolithic IC ADC)

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근자에는 CMOS 제조과정을 통해 여러 찬넬의 다중 변환이 가능하고 자동교정 등 디지털

기능이 포함된 다양한 SAR ADC IC 들이 나와 있습니다. 이들을 사용하여 18-bit,

2mega-sampling per second(MSPS) 정도의 AD 변환이 가능합니다.

(3) Dual Slop Integrating ADC

입력신호(전압)를 적분기로 일정 시간동안 적분한 뒤 반대부호의 일정한 전압을 적분기에

가하여 상쇄시키는데 필요한 시간을 시계신호의 주기로 계수하여 디지털화 하는 방법으로,

추출율이 높으면서도 회로가 간단하여 디지털 전압계 등에 많이 사용되는 ADC 방법입니다.

적분시간을 길게 하면 분해능이 증가하나 추출율이 낮아지고, 반대로 짧게 하면 추출율은

증가하지만 분해능이 낮아집니다.

시간 동안 일정한 전압 을 가한 적분기의 출력전압은

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,

으로부터

입니다. 이제 스위치를 옮겨서 시간 동안 전압을 가하면

,

으로부터

입니다. 이 될 때까지의 시간을 로 택하면, 입력전압은

가 됩니다.

이때 시간 는 시계신호의 주기의 개수로 카운트되므로, 이 ADC 의 분해능은 full scale

신호가 입력될 때( ) 2n 개의 주기가 필요하여 시계신호의 주파수를 라고

하면

이어서, full scale 입력신호의 변환에 필요한 시간은

- 163 -

이 됩니다. 예를 들어 10MHz 시계신호로 16-bit 변환을 할 때 걸리는 시간은 13ms 로

추출율이 76SPS 밖에 되지 않지만, 10-bit 변환으로 분해능을 줄이면 변환시간이 0.2ms

로 추출율은 4.9kSPS 가 됩니다. 이같이 변환시간과 분해능사이의 주고받는 상관관계는

이 방식의 ADC 가 갖는 속성입니다. 측정 속도가 느려도 좋으나 고분해능을 필요로 하는

용도에 적합하여 LCD 나 LED 표시장치의 드라이버, 디지털 멀티미터 등 휴대용 기기에서

많이 사용됩니다.

다음은 널리 사용되는 3-1/2 digit integrating ADC IC 인 7106(LCD 용)과 7107(LED

용) 의 여러 가지 pin 배치 형태입니다.

- 164 -

다음은 7106 ADC 의 내부 구조도입니다.

시계신호는 세 가지 방법으로 발생시킬 수 있습니다. 첫째는 외부 신호원(EXT OSC)을

pin 40 에 입력시키는 것이고, 둘째는 수정 결정편(Crystal)을 pin 39 와 pin 40 의 사이에

연결하는 것이고, 다른 한가지는 RC 네트웍을 pin 38, 39, 40 에 연결시키는 것입니다.

외부에서 표준전압을 공급하기 위해서는 다음의 제너 다이오드 정전압회로를 사용합니다.

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다음은 7106 ADC 를 사용한 디지털전압계의 한 예입니다. 3-1/2 digit 200mV full

scale 로 초당 3회의 측정(update)을 합니다.

Ex. 16 전자학 및 계측론 실험에 사용하는 디지털 멀티미터의

ADC 타입을 확인하고, ADC 회로를 찾아본다.

이 외에도 여러 가지 성능의 integrating ADC IC 들이 존재하여 선택해 사용하면 됩니다.

- 166 -

4) 디지털 신호발생 시 주의사항

측정에 필요한 (디지털) 신호를 발생하는 회로를 제작하거나 펄스 프로그래머와 아날로그-

디지털 변환기를 사용할 때 몇 가지 주의할 점을 정리합니다.

1. 시계신호나 펄스의 주파수, 높이뿐 아니라 복무율(duty cycle)과 상승시간(rise time),

하강시간(fall time)도 중요하며 안정되어야 함

시계신호나 펄스와 같이 사각모양 파형의 경우 매우 큰 주파수성분도 포함하고 있기 때문에

낮은 주파수만 통과시키는 여과기능이 있는 회로를 거치면 파형이 날카롭지 못하게 됩니다.

또, 유도성(inductive)의 회로에서는 파형의 모서리에 진동성분이 포함되기도 합니다. 이들

요인에 의해 상승시간, 하강시간 및 복무율에도 영향이 미치게 됩니다. 시계신호나 펄스의

경우 파형이 날카롭게 변하지 못하면 시간지정(timing)에 문제를 일으킬 수 있습니다. 시계

신호 발생기의 경우에도 아날로그 신호발생기의 경우와 마찬가지로 수정발진회로가 안정된

주파수 특성을 갖고 있어서 거의 예외 없이 사용됩니다. 수정발진자를 사용한 발진회로의

경우 수정편의 cut 방향과 크기 및 모양, 전극이 입혀진 방식에 따라서 다른 진동모드들이

활성화됨에 유의해야 합니다. 회로의 구성이나 소자 값에 따라서도 발진 주파수가 변할 수

있음에 주의합니다.

2. 아날로그-디지털 변환에서 생길 수 있는 여러 오차(quantization error, offset,

non-linearity, aperture error 등)에 대해 주의해야 함

아날로그 신호를 디지털화 할 때 내재적으로 생기는 양자화 오차 외에도 디지털화 된 출력

신호가 입력신호로부터 벗어나는 offset, non-linearity 등이 오차의 원인이 됨을 이해해야

합니다. Aperture 오차란 시계신호의 주파수 요동(jitter)에 의해서 sample 을 하는 시간이

변함에 따른 오차와 sample을 하는 동안 실제신호가 변함에 반하여 디지털 신호는 일정한

크기를 유지(sample and hold)시키는데 따른 차이를 말합니다. Aperture 오차는 직류신호

에서는 없고, 주파수가 낮은 경우에는 작지만, 주파수가 크고 신호크기가 큰 입력의 경우에

무시할 수 없게 됩니다.

3. 디지털 sampling 시 발생할 수 있는 aliasing 을 이해하고, dithering 과 over-

sampling 방법에 대해 알고 있어야 함

ADC 나 디지털 오실로스코프에서와 같이 디지털 추출(sampling)을 하는 경우 주기적으로

빠르게 변하는 신호를 느린 주기로 sampling 을 하면 실제 신호와는 전혀 다른 아주 느린

주기의 신호로 출력되는데, 이를 aliasing 이라고 합니다. Alias 된 신호의 주파수는 입력

신호의 주파수와 sampling 주파수의 차이입니다. 입력신호에 sampling 주파수의 1/2 보다

높은 주파수 성분이 있으면 ADC 로 입력하기 전에 여과(anti-aliasing filter)해야 합니다.

또, 입력신호가 약해서 1 LSB 이내일 때 ADC 로 입력하기 전에 일부러 작은 크기의 막

잡음(random noise, white noise)을 섞어서 디지털로 전환한 후 평균을 취하면 신호를 더

잘 검출할 수 있는데 이를 dithering 이라고 하며 약한 신호를 AD 전환할 때 염두에 두고

있어야 합니다. 신호를 빠르게 추출한 뒤 여과하는 oversampling 의 장점도 유념합니다.