ВЕЖБЕ ИЗ ОСНОВА РАЧУНАРСКЕ ТЕХНИКЕ...
TRANSCRIPT
ВЕЖБЕ ИЗ ОСНОВА РАЧУНАРСКЕ ТЕХНИКЕ 1
Верзија 2013 1.0
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 2 од 17
САДРЖАЈ Садржај ...................................................................................................................................... 2
Операционе и управљачке јединице .......................................................................................... 3
Задатак 1. ............................................................................................................................ 3
Задатак 2. ............................................................................................................................ 4
Задатак 3. ............................................................................................................................ 8
Задатак 4. ............................................................................................................................ 9
Задатак 5. .......................................................................................................................... 11
Задатак 6. .......................................................................................................................... 12
Задатак 7. .......................................................................................................................... 14
Задатак 8. .......................................................................................................................... 15
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 3 од 17
ОПЕРАЦИОНЕ И УПРАВЉАЧКЕ ЈЕДИНИЦЕ
Задатак 1. На слици је приказан део операционе јединице процесора. У регистрима R1, R2 и R3 се налазе
ненегативни цели бројеви.
а) Нацртати дијаграм тока фазе извршења наредбе ADDINC која израчунава израз:
R4 = R1 + R2 + R3 + 1.
Садржај регистара R1, R2, и R3 мора остати неизмењен, а резултат се смешта у регистар R4.
Претпоставити да резултат може да стане у регистар R4.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
S0 S1 F0
0 0 A - C0
0 1 A+B+C0
1 0 B + C0
1 1 A - B
R3LD
CLK
n
CL
ldR3
clR3CLK
S3
0
MP S0
1
n
R2LD
CLK
n
CL
ldR2
clR2CLKR1
LDCLK
n
CL
ldR1
clR1CLK
n
S2
0
MP S0
1
n
ALU
S0
S1
S0
S1
C0 C
0
A
n n
B
Cn
Cn
n
R4LD
CLK
n
CL
ldR4
clR4CLK
n
n nMn n
ALD
CLKCLrdA clA
CLKldA
nn
Решење: а) б)
K0
A<=R1+R3+1
K1
ADDINC1
0
K2
R4<=A
K3
A<=R2+R4
R4<=A
K4
K0
ldA, S1, C
0
K1
ADDINC1
0
K2
ldR4, rdA
K3
ldA, S2, S
3, S
1
ldR4, rdA
K4
в)
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 4 од 17
CLKCLK
D QK
0
Q
ADDINC
CLK CLK
D QK
1
QRd
Sd
CLK CLK
D QK
2
QRd
CLK
D QK
3
QRd
CLK
D QK
4
QRd
CLK CLK
Задатак 2. На слици је приказан део операционе јединице процесора.
а) Нацртати дијаграм тока фазе извршења наредбе MULINT X, M која врши множење ненегативних
целих бројева смештених у регистрима X и M, а резултат се смешта у регистар X. Претпоставити да
резултат може да стане у регистар X.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
г) Нацртати структурну шему управљачке јединице реализовану као стандардна секвенцијална
прекидачка мрежа коришћењем D флип-флопова.
S0 S1 F0
0 0 A + B
0 1 A + C0
1 0 A - C0
1 1 A - B
ALU
S0
S1
S0
S1
C0 C
0
B
n n
A
Cn
Cn
n
S2
0
MP S0
1
n
F
ALD
CLKCL clA
CLKldA
n
n
n
MLD
CLK
n
CL
ldM
clMCLK X
LDCLK
n
CL
ldX
clXCLK
X0nn nn
Решење: а) б)
K0
A<=0
K1
MULINT1
0
X01
X0
0
K2
X<=X-1
K3
A<=A+M
0
1
X<=A
K4
K0
clA
K1
MULINT1
0
X01
X0
0
K2
S2, S
0, C
0, ldX
K3
ldA
0
1
S2, ldX
K4
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 5 од 17
в)
CLKCLK
D QK
0
Q
MULINT
CLK CLK
D QK
1
QRd
Sd
CLK CLK
D QK
2
QRd
CLK
D QK
3
QRd
X0 X0
CLK
D QK
4
QRd
г) Сигнали логичких услова MULINT=x1 и X0=x2
Управљачки сигнали clA=z1, S2=z2, S0=z3, C0=z4, ldX=z5 и ldA=z6.
A
z1
x1
1
0
x2
1
x2
0
z2, z
3, z
4, z
5
z6
0
1
z2, z
5
B
C
D
E
Граф стања редукованих димензија
S Z S(t+1) X
A / A
1x
B 1x
B z1 C
2x
E 2x
C z2, z3, z4,z5 D 1
D z6 C
2x
E 2x
E z2, z5 A 1
Таблица стања и прелаза/излаза редукованих димензија
A=000, B=001, C=101, D=100 и E=110
F=111, G=011 и H=010.
A H E D
B G F C
00 01 11 10Q
2Q
1
0
1
Q0
Кодирање стања помоћу Карноове карте
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 6 од 17
Q Z Q(t+1) X D2 D1 D0
A(000) / A(000)
1x 0 0 0
B(001) 1x 0 0 1
B(001) z1 C(101)
2x 1 0 1
E(110) 2x 1 1 0
C(101) z2, z3, z4,z5 D(100) 1 1 0 0
D(100) z6 C(101)
2x 1 0 1
E(110) 2x 1 1 0
E(110) z2, z5 A(000) 1 0 0 0
F(111) / b(bbb) b b b b
G(011) / b(bbb) b b b b
H(010) / b(bbb) b b b b
Таблица стања, прелаза/излаза и функција побуде флип-флопова редукованих димензијa
Из таблице стања се добијају следећи изрази за сигнале побуда флип-флопова:
D2 = B + C + D
D1 = Bx2 + Dx2
D0 = Ax1 + B 2x + D 2x
Из таблице стања се добијају следећи изрази:
z1 = B
z2 = C + E
z3 = C
z4 = C
z5 = C + E
z6 = D
С обзиром на то да су уведене следеће краће ознаке за управљачке сигнале clA=z1, S2=z2, S0=z3, C0=z4,
ldX=z5 и ldA=z6, коначно се за управљачке сигнале операционе јединице добијају изрази:
clA = B
S2 = C + E
S0 = C
C0 = C
ldX = C + E
ldA = D.
Такође се, с обзиром на то да су уведене следеће краће ознаке за сигнале логичких услова
MULINT=x1 и X0=x2, коначно добијају следећи изрази за сигнале побуда флип-флопова:
D2 = B + C + D
D1 = BX0 + DX0
D0 = AMULINT + B 0X + D 0X
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 7 од 17
Rd
CLKC
D Q
Q
mr
Q1
D1
Q1
BX0
DX0
Q2
Rd
CLK
D Q
Q
mr
Q2
D2
C
CB
D
Rd
CLKC
D Q
Q
mr
Q0
D0
Q0
AMULINT
BX0
DX0
DC
E
A
B, clA
H
G
D, ldA
C, S2, S
0, C
0, ldX
E, S2, ldX
F
1
0
1
2
3
4
5
6
7
2
1
0
Q2
Q1
Q0
Структурна шема управљачке јединице
Дискусија:
Q Z Q(t+1) X S2 R2 S1 R1 S0 R0
A(000) / A(000)
1x 0 b 0 b 0 b
B(001) 1x 0 b 0 b 1 0
B(001) z1 C(101)
2x 1 0 0 b b 0
E(110) 2x 1 0 1 0 0 1
C(101) z2, z3, z4,z5 D(100) 1 b 0 0 b 0 1
D(100) z6 C(101)
2x b 0 0 b 1 0
E(110) 2x b 0 1 0 0 b
E(110) z2, z5 A(000) 1 0 1 0 1 0 b
F(111) / b(bbb) b b b b b b b
G(011) / b(bbb) b b b b b b b
H(010) / b(bbb) b b b b b b b
Таблица стања, прелаза/излаза и функција побуде флип-флопова редукованих димензија
за RS флип-флоп
S2 = B, R2 = E,
S1 = Bx2 + Dx2, R1 = E,
S0 = Ax1 + D 2x и R0 = Bx2 + C.
Из таблице се за сигнале z1 до z6, а тиме и за сигнале clA до ldA, добијају исти изрази као и у решењу
задатка.
С обзиром на то да су уведене следеће краће ознаке за сигнале логичких услова MULINT=x1 и X0=x2,
коначно се добијају следећи изрази за сигнале побуда флип-флопова:
S2 = B, R2 = E,
S1 = BX0 + DX0, R1 = E,
S0 = AMULINT + D 0X и R0 = BX0 + C.
На основу израза са сигнале побуда флип-флопова долази се до структурне шеме управљачке
јединице.
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 8 од 17
Rd
CLK
S Q
Q
mr
Q1
S1
Q1
Q2
Rd
CLK
Q
Q
mr
Q2
B
Rd
CLK
T Q
Q
mr
Q0
S0
Q0
DC
E
A
B, clA
H
G
D, ldA
C, S2, S
0, C
0, ldX
E, S2, ldX
F
1
0
1
2
3
4
5
6
7
2
1
0
Q2
Q1
Q0
S2
S
R2
RE
RE
R
R1
BX0
DX0
R0
CX0
B
AMULINT
DX0
Структурна шема управљачке јединице
Задатак 3. На слици је приказан део операционе јединице процесора.
а) Нацртати дијаграм тока фазе извршења наредбе MUL која множи садржај регистра R1 са
садржајем регистра R2 и резултат смешта у регистар RES (RES = R1*R2). Предпоставља се да резултат
може да стане у RES. Садржај регистара R1 и R2 треба да остане непромењен. Наредба треба да се
извршава у што мањем броју циклуса.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
S0 S1 F
0 0 A + C0
0 1 B + C0
1 0 A14..A00
1 1 A + B
RESCLK
16
CLKR2CLK
16
CLK
M
16
LD ldR2 LD ldRES
16
rdR2
16
16
16
16
16
L1CLKCLKLD
CL
ldL1
clL1
16
1616
16
16
16
ALU
S0
S1
S0
S1
C0
C0
A
16 16
B
C16
C16
F
16
16
ACL clA
16
16 16rdA
16 16rdALU
LD ldA
16
B
16
CLKCLK
CL clB
BZ
LDldB
SHR shrB
rdRES
CL clRES
M16
F0B0
IR irB
CLK CLK
R1CLK
16
CLK LD ldR1
rdR1
16
16
16
Решење:
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 9 од 17
а) б)
K0
B<=R1, A<=0
K1
MUL1
0
K3
K4
K6
K 2
L1<=R2
BZ1
RES<=A
0
B01
0
K5
A<=A+L1
L1<=L114..L110, B<=0B15..B1
K0
clA, rdR1, ldB
K1
MUL1
0
K3
K4
K6
K 2
rdR2, ldL1
BZ1
rdA, ldRES
0
B01
0
K5
rdA, S0, S1, ldA
S0, rdALU, ldL1, shrB
в)
CLKCLK
D QK
0
Q
MUL
CLK CLK
D Q
QRd
Sd
CLK
D QK
3
QRd
BZ
CLK
K1
K2
CLK CLK
K4
B0
CLKCLK
K6
K5
CLK
D Q
QRd
CLK
D Q
QRd
CLK
D Q
QRd
CLK
D Q
QRd
Задатак 4. На слици је приказан део операционе јединице процесора. У регистрима R1, R2 и R3 се налазе
ненегативни цели бројеви.
а) Нацртати дијаграм тока фазе извршења наредбе MULADD која израчунава израз:
SC*(R1 + R2 + R3).
Садржај регистара R1, R2, и R3 мора остати неизмењен, а резултат се смешта у регистар A.
Претпоставити да резултат може да стане у регистар A.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
S0 S1 F0
0 0 A - B
0 1 B - C0
1 0 B + C0
1 1 A + B
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 10 од 17
n
R3CLK
n
CLKR2CLK
n
CLKR1CLK
n
CLK
rdR2
n
rdR3
n
LD ldR1 LD ldR2 LD ldR3
n n
rdR1
n
n
n
L1CLKCLKLD
CL
ldL1
clL1
ALU
S0
S1
S0
S1
C0 C
0
A
n n
B
Cn
Cn
n
n
ALD
CLKCL clA
CLKldA
n
SCCLKCLK
n
n
LD ldSC
SC0n nnn
rdAn
n
nn
S2
0
MP S0
1
n
nM
Решење: а) б)
K0
A<=0
K1
MULADD1
0
SC0
SC<=SC-1
K8
0K2
L1<=R1
K3
A<=L1+R2
K4
L1<=R3
K5
A<=A+L1
K6
SC<=SC-1
SC01
0
K7
L1<=A
SC01
0
K9
A<=A+L1
1
K0
clA
K1
MULADD1
0
SC0
ldSC, S1, C
0, S
2
K8
0K2
ldL1, rdR1
K3
ldA, S0, S
1, rdR2
K4
ldL1, rdR3
K5
ldA, S0, S
1, rdA
K6
ldSC, S1, C
0, S
2
SC01
0
K7
ldL1, rdA
SC01
0
K9
ldA, S0, S
1, rdA
1
в)
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 11 од 17
CLKCLK
D QK
0
Q
MULADD
CLK CLK
D QK
1
QRd
Sd
SC0
CLKCLKCLK
D QK
5
Q
CLK
D QK
6
QRd
CLKCLK
D QK
7
QRd
SC0
CLK
D QK
8
QRd
CLK
D QK
9
QRd
SC0
CLKCLKCLK
Rd
CLKCLK
D QK
2
QRd
CLK
D QK
3
QRd
CLK
D QK
4
QRd
CLK CLK CLK
Задатак 5. На слици је приказан део операционе јединице процесора.
а) Нацртати дијаграм тока фазе извршења наредбе SABS која израчунава збир апсолутних вредности
елемената низа који се налазе у меморији M капацитета 16 речи
(
CNi
i
AiS0
|| , 0CN<16).
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
S0 S1 F0
0 0 A + B
0 1 A - B
1 0 -B
1 1 A - C0
LD ldS
n
SCLK
n
CLK
rdMEM
n
rdS
n
n nn
n
ALU
S0
S1
S0
S1
C0 C
0
A
n n
B
Cn
Cn
n
n
L2CLKCLKLD
CL
ldL2
clL2
n
A(m-1)...0
MEM
DO(n-1)...0
m
n
CNCLK
m
CLK
m
LD ldCN
DEC decCN
mCN0
m
F
n F(n-1)...0F
n-1
NCLKCLK LD ldN
N
A
n
CL clACLKCLK
n
F(n-1)...0
n nrdA
LD ldA
M
Решење:
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 12 од 17
а) б)
K0
A<=0
K1
SABS1
0
L2<=MEM[CN],
N<=MEM[CN]n-1
K3
A<=A+L2
K5
A<=A-L2
K2
K4
N0
1
CN00
1
CN00
1
K6
CN<=CN-1
K7
S<=A
K0
clA
K1
SABS1
0
ldL2, rdMEM,
ldN, S0, S
1
K3
ldA, rdA
K5
ldA, S1, rdA
K2
K4
N0
1
CN00
1
CN00
1
K6
decCN
K7
ldS, rdA
в)
CLKCLK
D QK
0
Q
SABS
CLK CLK
D QK
1
QRd
Sd
CLKCLK
D QK
2
QRd
CLK
D QK
3
QRd
CLK CLK
N
CLK CLKCLK
D QK
4
QRd
CN0
CLKCLK
D QK
5
QRd
CN0
CLK
CLK
K6
CLK
D Q
QRd
CLK
D QK
7
QRd
CLK
Задатак 6. На слици је приказан део операционе јединице процесора.
а) Нацртати дијаграм тока фазе извршења наредбе AND која израчунава R1=R1 and R2. Садржај
регистра R2 треба да остане непромењен.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
S0 S1 F0
0 0 A + C0
0 1 B + C0
1 0 A0A15...1
1 1 A + B
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 13 од 17
R2CLK
16
CLKR1CLK
16
CLK
M
16
LD ldR1 LD ldR2
16
rdR1
16
16
16
16
16
L1CLKCLKLD
CL
ldL1
clL1
16
1616
16
16
1616
ALU
S0
S1
S0
S1
C0 C
0
A
16 16
B
C16
C16
F
16
16 A0
ACLK CLK
CL clA
16
16 16rdA
16 16rdALU
IR
SHRshrALD ldA
0 1
S2
0
MPS0
1
5 5
SC
5
CLKCLK
CL clSC
SC0
LDldSC
DEC decSC
10000
rdR2
F0
Решење: а) б)
K0
AND0
A0
0
K3
K1 1
SC<=16, A<=R1
K2
A15...0
<=1.A15...1
,
L115...0
<=L10.L1
15...1,
SC<=SC-1
K5
1
1
A15...0
<=0.A15...1
,
L115...0
<=L10.L1
15...1,
SC<=SC-1
K6
K4 1
F0
0
K7
SC00
1
L1<=R2
1
R1<=A
K8
K0
AND0
A0
0
K3
K1 1
ldSC, ldA, S1, rdR1
K2
shrA, S2,
ldL1, rdALU, S0,
decSC
K5
1
1
shrA,
ldL1, rdALU, S0,
decSC
K6
K4 1
F0
0
K7
SC00
1
ldL1, rdR2
1
ldR1, rdA
K8
в)
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 14 од 17
CLKCLK
D QK
0
Q
AND
CLK
Sd
CLK
D QK
1
QRd
CLK
D QK
6
QRd
CLK
D QK
2
QRd
CLK
D QK
5
QRd
F0
CLKCLK
D QK
4
Q
CLK CLK
D QK
3
QRd
A0
CLK
Rd
CLK CLK
D QK
7
QRd
SC0
CLK
K8
CLK
D Q
QRd
CLK
CLK
Задатак 7. На слици је приказан део операционе јединице процесора. У регистрима R0, R1, R2 и R3 се налазе
ненегативни цели бројеви.
а) Нацртати дијаграм тока фазе извршења наредбе MIN4 која налази минимум: A=MIN(R0,R1,R2,R3).
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
nn
R[1]CLK
n
CLKR[0]CLK
n
CLK
rdR1
n
LD ldR0 LD ldR1
n
rdR0
n
n
R[3]CLK
n
CLKR[2]CLK
n
CLK
rdR3
n
LD ldR2 LD ldR3
n
rdR2
n
n
2 2BR0
BRLD
INC incBR
ldBR
2
CLKCLK
CLclBR
3
2
2 1 0
DC
rdR3rdR2
rdR1rdR0
E RD
n
n
L1CLKCLKLD
CL
ldL1
clL1
ALU
S0
S1
S0
S1
C0 C
0
A
n n
B
Cn
Cn
n
n
F
n
CCLKCLK LD ldC
C n n nrdA
ACLKCLK
n
LD ldA
CL clA
S0 S1 F0
0 0 A + B
0 1 A - C0
1 0 A + C0
1 1 A - B
Решење:
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 15 од 17
а) б)
K0
BR<=0
K1
MIN41
0
L1<=R[BR]
K2
BR<=BR+1
K3
K4
A<=L1
K5
BR01
0
K6
C<=Cn, L1-R[BR]
K7
L1<=R[BR]
K8
C0
1
K0
clBR
K1
MIN41
0
ldL1, RD
K2
incBR
K3
K4
ldA, S1
K5
BR01
0
K6
ldC, S0, S
1, RD
K7
ldL1, RD
K8
C0
1
в)
CLKCLK
D QK
0
Q
MIN4
CLK
Sd
CLK
CLKCLK
D QK
3
QRd
CLK
D QK
4
QRd
CLK CLK
BR0
CLK
D QK
1
QRd
CLK
D QK
2
QRd
CLK
D QK
5
QRd
CLK
CLKCLK
D QK
6
QRd
CLK
D QK
7
QRd
CLK
D QK
8
QRd
C
CLK CLK
CLK
Задатак 8. На слици је приказана структурна шема дела операционе јединице процесора. У регистру N дужине
16 разреда налази се бинарна вредност коју треба интерпретирати као целобројну величину без знака n
(n0).
a) Нацртати дијаграме тока микрооперација фазе извршавања наредбе NFAK која израчунава
факторијел целобројне вредности из регистра N и резултат смешта у регистар S. Фаза извршавања
наредбе започиње уколико је сигнал NFAK активан. Претпоставити да се у регистру N налази вредност
која омогућава да се извршавање наредбе реализује коректно и да се добије вредност која може да се
смести у регистар S.
б) Нацртати дијаграм тока управљачких сигнала ове наредбе.
в) Нацртати структурну шему управљачке јединице реализоване помоћу елемената за кашњење (D
флип-флопова).
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 16 од 17
rdS
1616
1616 M 16
rdSC
16
SCLK
16
CLKNCLK
16
CLK
16
LD ldNLD ldS
16
16
SC
16
CLKCLKLD ldSC
DEC decSC DEC decN
1616SC0
16
16
L1CLKCLKLD
CL
ldL1
clL1
16
16 16
ALU
S0
S1
S0
S1
C0 C0
A
16 16
B
C16
C16
F
16
16
ACL clA
16 16rdA
LD ldACLKCLK
rdN
S0 S1 F0
0 0 B+C0
0 1 B-C0
1 0 A+B
1 1 A - B
Решење: а) б)
K0
NFAK0
K1
K2
1
A<=0, SC<=N, S<=N
A<=A+1
S<=A
K4
SC00
K3 1
K5 1
K0
NFAK0
K1
K2
1
clA, ldSC, ldS, rdN
ldA, C0, rdA
ldS, rdA
K4
SC00
K3 1
decSC
K5 1
SC01
0
N<=SC
K7
L1<=S, A<=0
K8
K10
K11 1
S<=A
K12
SC<=N
SC00
A<=A+L1, SC<=SC-1
K9
SC01
0
ldN, rdSC
K7
ldL1, rdS, clA
K8
K10
K11 1
ldS, rdA
K12
ldSC, rdN
SC00
ldA, S0, rdA, decSC
K9
SC<=SC-1
K6
K6
в)
Електротехнички факултет Универзитета у Београду Основи рачунарске технике 1
Вежбе на табли Страна 17 од 17
CLKCLK
D QK
0
Q
SC0
CLK
Sd
CLK
D QK
1
QRd
CLK
D QK
2
QRd
CLKCLK
D QK
3
QRd
CLK
CLK
CLK
D QK
4
QRd
CLK
CLK
D QK
6
QRd
SC0
CLKCLK
D QK
5
QRd
NFAK
CLK CLK
D QK
10
QRd
SC0
CLKCLK
D QK
9
QRd
CLK
D QK
7
QRd
CLK
D QK
8
QRd
CLK
D QK
11
QRd
CLK
D QK
12
QRd
CLK
CLKCLKCLK