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N

LABORATOIRE I C A R E EA 3050 Ingnierie des Communications en informAtique, Rseaux et Electronique sans fil

MEMOIRE de THESEDOCTORAT de LUNIVERSITE de TOULOUSE II Ecole Doctorale Gnie Electrique, Electronique et TlcommunicationSpcialit : Electronique

Prsent par Madame Cline GUILLEMINOTMatre s Sciences

TUDE ET INTGRATION NUMRIQUE DUN SYSTME MULTICAPTEURS AMRC DE TLCOMMUNICATION BAS SUR UN PROTOTYPE VIRTUEL UTILISANT LE LANGAGE DE HAUT NIVEAU VHDL-AMS

__________Soutenue le 01 dcembre 2005 devant le jury compos de : Rapporteurs : M. JB BEGUERET M. P. FRAISSE Examinateurs : M. A. CAZARREM. T. VAL

Matre de Confrences-HDR lUniversit de Bordeaux I Lonard de Vinci Matre de Confrences-HDR lUniversit de Montpellier II Professeur lUniversit de Toulouse IIIProfesseur lUniversit de Toulouse II Professeur lUniversit de Toulouse II Matre de Confrences lUniversit de Toulouse II Matre de Confrences HDR lUniversit de Toulouse II

Directeur : Co-directeur : Invit :

M. JJ MERCIERM. L. ANDRIEUX M. E. CAMPO

Laboratoire de Recherche ICARE EA 3050 I.U.T de Blagnac - 1, Place Georges Brassens BP 60073 31 703 Blagnac cedex Tl. : + 33 (0) 5 62 74 75 75 Fax : + 33 (0) 5 62 74 75 87

SOMMAIRE

TABLE DES MATIERESINTRODUCTION GENERALE ............................................................................................ 1 I CHAPITRE I : Problmatique de la conception systme............................................. 7

I.1 Etat de lart de la conception systme ............................................................................ 9 I.1.1 La conception systme dans le contexte industriel .................................................... 9 I.1.1.1 Enjeux et constatations....................................................................................... 9 I.1.1.2 Mthodologie classique du dveloppement ............................................... 12 I.1.1.2.1 Flot de conception traditionnelle.............................................................. 12 I.1.1.2.2 Cycle de conception en V......................................................................... 13 I.1.1.2.3 Vrification et prototypage....................................................................... 15 I.1.2 Le prototypage virtuel .............................................................................................. 16 I.1.3 Les mthodologies de conception actuelles ............................................................. 17 I.1.3.1 Les changements de paradigmes ...................................................................... 17 I.1.3.2 Evolution des cots [ITRS03] .......................................................................... 18 I.1.3.3 Le prototypage virtuel par le CODESIGN....................................................... 20 I.2 Solution technologiques actuelles ................................................................................ 20 I.2.1 Les cibles de conception existantes [ROBE02] ....................................................... 21 I.2.1.1 Les ASICs ........................................................................................................ 21 I.2.1.1.1 Les circuits semi-spcifiques ou ASIC pr-diffuss ................................ 21 I.2.1.1.2 Les circuits spcifiques ou ASIC pr-caractriss ................................... 21 I.2.1.2 Les FPGA......................................................................................................... 21 I.2.1.3 Les DSP............................................................................................................ 22 I.2.1.4 Les SoCs........................................................................................................... 23 I.2.2 Le march actuel des composants ............................................................................ 23 I.2.2.1 Famille de circuits et applications.................................................................... 23 I.2.2.2 Architecture des composants programmables.................................................. 25 I.3 Comparaison des langages et outils de conception ...................................................... 25 I.3.1 Introduction .............................................................................................................. 25 I.3.2 Les outils issus du milieu logiciel ............................................................................ 26 I.3.3 Les outils issus du milieu CAO................................................................................ 27 I.3.3.1 Simulateur Analogique..................................................................................... 27 I.3.3.2 Simulateur numrique ...................................................................................... 28 I.3.3.2.1 Le VERILOG : Historique et description ................................................ 28 I.3.3.2.2 VHDL : Historique et description ............................................................ 29 I.3.3.3 Les simulateurs mixtes ..................................................................................... 29 I.3.3.3.1 Description dun langage propritaire MAST.......................................... 30 I.3.3.3.2 Description dun langage norm : VHDL-AMS ...................................... 30 I.3.3.3.3 Les Outils supportant la simulation mixte en VHDL-AMS..................... 30 I.3.3.3.3.1 historique.............................................................................................. 30 I.3.3.3.3.2 Les outils interface graphique ........................................................... 31 I.3.3.3.3.3 Comparaison des diffrents outils........................................................ 31 I.3.3.4 Mthodologies et outil de conception retenus.................................................. 32 I.3.3.4.1 Mthodologie m1 avec un langage propritaire....................................... 33 I.3.3.4.2 Mthodologie m2 avec VHDL-AMS....................................................... 34 I.3.3.4.3 Comparaison des deux mthodologies..................................................... 34 I.4 Bilan ............................................................................................................................. 35

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SOMMAIRE

II CHAPITRE II Vers la conception dun systme de tlcommunications talement de spectre................................................................................................................................. 37 II.1 Prsentation du cahier des charges............................................................................... 39 II.2 Les systmes de communication existants ................................................................... 39 II.2.1 Communications Radiofrquences dans les bandes 433 & 868 MHz. ................ 40 II.2.2 Les rseaux personnels sans fil (WPAN : Wireless Personnal Area Network) ... 40 II.2.2.1 Bluetooth [ELHO05]........................................................................................ 40 II.2.2.2 Ultra Wide Band [BLIN04][BRAC05] ............................................................ 40 II.2.2.3 ZigBee .............................................................................................................. 41 II.2.3 Les rseaux locaux sans fil (WLAN : Wireless Local Area Network) ................ 41 II.2.3.1 La norme 802.11 .............................................................................................. 41 II.2.3.2 Le standard HiperLAN II [BAUD02] .............................................................. 42 II.2.4 Les rseaux mtropolitains sans fil (WMAN : Wireless Metropolitan Area Network) et les rseaux tendus (WWAN : Wireless Wide Area Network) ....................... 42 II.2.4.1 WiMax.............................................................................................................. 42 II.2.4.2 MBWA ............................................................................................................. 42 II.2.4.3 Les rseaux mobiles (WWAN) ........................................................................ 42 II.2.5 Contraintes du milieu clos.................................................................................... 43 II.2.5.1 Les interfrences radio ..................................................................................... 43 II.2.5.2 Le nombre dutilisateurs................................................................................... 43 II.2.6 Comparatif des technologies de rseaux sans fil.................................................. 43 II.3 Description des lments dune chane de communication numrique ....................... 44 II.3.1 Chane de communication.................................................................................... 45 II.3.2 Le codage en ligne................................................................................................ 45 II.3.3 Choix dune modulation numrique..................................................................... 46 II.3.3.1 Quelques dfinitions utiles ............................................................................... 46 II.3.3.1.1 Dbit binaire............................................................................................. 46 II.3.3.1.2 Taux derreur sur les bits.......................................................................... 46 II.3.3.1.3 Lefficacit spectrale ................................................................................ 47 II.3.3.1.4 Dfinition de lefficacit en puissance Eb/No.......................................... 47 II.3.3.1.5 La simplicit de ralisation ...................................................................... 48 II.3.3.2 Modulation retenue .......................................................................................... 48 II.3.4 Le Canal ............................................................................................................... 49 II.3.4.1 Le canal AWGN............................................................................................... 49 II.3.4.2 Le canal multi-trajets........................................................................................ 50 II.3.5 Les mthodes daccs........................................................................................... 51 II.3.5.1 Dfinition des mthodes daccs...................................................................... 52 II.3.5.1.1 Le FDMA ................................................................................................. 52 II.3.5.1.2 Le TDMA................................................................................................. 52 II.3.5.1.3 Le CDMA................................................................................................. 53 II.3.5.2 Critre de choix sur les mthodes daccs ....................................................... 54 II.3.6 Ltalement de spectre ......................................................................................... 54 II.3.6.1 Principe............................................................................................................. 54 II.3.6.2 Ltalement de spectre par squence directe.................................................... 56 II.3.6.2.1 Le principe de ltalement de spectre par squence directe ..................... 56 II.3.6.2.2 Les squences pseudo-alatoires.............................................................. 56 II.3.6.2.3 Ltalement lmission .......................................................................... 58 II.3.6.2.4 Le dstalement par corrlation ............................................................... 60 II.4 Caractristiques retenues pour le systme dsir ......................................................... 61

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SOMMAIRE

II.5 Description fonctionnelle des fonctions modliser ................................................... 63 II.5.1 Principe de la modulation diffrentielle ............................................................... 64 II.5.2 Modlisation du gnrateur de PN Code.............................................................. 64 II.5.2.1 Principe de la gnration des M squences.................................................... 64 II.5.2.2 Simulation sous le logiciel SABER ................................................................. 65 II.5.3 Modlisation de la fonction corrlation ............................................................... 68 II.5.3.1 Corrlation lmission ................................................................................... 68 II.5.3.2 Corrlation la rception ................................................................................. 69 II.5.4 Modlisation de lorgane de synchronisation....................................................... 70 II.5.4.1 Problmatique de la synchronisation dun organe talement de spectre....... 70 II.5.4.2 Principes de mise en uvre de la fonction acquisition .................................... 71 II.5.4.2.1 Mise en uvre de la fonction dacquisition ............................................. 72 II.5.4.2.1.1 Lacquisition par corrlation .............................................................. 72 II.5.4.2.1.2 Lacquisition par filtrage adapt......................................................... 73 II.5.4.2.1.3 Lorgane de dcision .......................................................................... 74 II.5.4.2.2 Les principaux organes dacquisition....................................................... 74 II.5.4.2.2.1 Dtecteur du maximum de vraisemblance.......................................... 74 II.5.4.2.2.2 SERIE ................................................................................................. 75 II.5.4.2.2.2.a La structure Single Dwell time .................................................... 76 II.5.4.2.2.2.b Multiple Dwell time..................................................................... 76 II.5.4.2.2.3 RASE : Rapid Acquisition by Sequential Estimation ........................ 77 II.5.4.3 Etude /comparaison thoriques des boucles de poursuite ................................ 78 II.5.4.3.1 DLL Cohrente......................................................................................... 79 II.5.4.3.2 La DLL Non Cohrente............................................................................ 80 II.5.4.3.3 La TDL (The Tau Dither Loop) ............................................................... 80 II.5.4.3.4 Comparatif des diffrents modles de boucles de poursuite .................... 82 II.5.4.4 Choix de lorgane de synchronisation.............................................................. 83 II.5.4.4.1 Simulation de lorgane SERIE ................................................................. 83 II.5.4.4.2 Organe RASE........................................................................................... 85 II.5.4.5 Comparaison des boucles ................................................................................. 86 II.5.4.5.1 Gain en traitement .................................................................................... 86 II.5.4.5.2 Temps dacquisition ................................................................................. 87 II.5.4.5.3 Conclusion sur le choix des organes de synchronisation ......................... 88 II.6 Conclusion.................................................................................................................... 88 III CHAPITRE III : Mthodologie et dveloppement dun prototype virtuel mixte en langage de haut niveau........................................................................................................... 91 III.1 Introduction .................................................................................................................. 93 III.2 Le langage VHDL-AMS .............................................................................................. 94 III.2.1 Historique ............................................................................................................. 94 III.2.2 Choix de ce langage ............................................................................................. 94 III.2.3 Description du langage [VACH02][HERV02] .................................................... 94 III.2.3.1 Le langage VHDL ........................................................................................ 94 III.2.3.1.1 Les diffrentes descriptions possibles ...................................................... 94 III.2.3.1.2 La structure fondamentale dun modle VHDL....................................... 95 III.2.3.1.3 Les signaux............................................................................................... 96 III.2.3.1.4 Le processus ............................................................................................. 96 III.2.3.2 Le langage VHDL-AMS .............................................................................. 98 III.2.3.2.1 Description du langage............................................................................. 98

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SOMMAIRE

III.2.3.2.2 Les diffrentes classes dobjets ................................................................ 99 III.2.3.2.2.1 Terminal et nature ............................................................................. 99 III.2.3.2.2.2 Les quantits...................................................................................... 99 III.2.3.2.2.3 Le critre de solvabilit ................................................................... 100 III.3 Codage en langage VHDL-AMS de lmetteur/rcepteur ......................................... 100 III.3.1 Fonctions implanter et caractristiques ........................................................... 100 III.3.2 Les tages numriques ....................................................................................... 103 III.3.2.1 Description de lmetteur ........................................................................... 103 III.3.2.1.1 Gnrateur de PN-Code ......................................................................... 103 III.3.2.1.2 Encodeur................................................................................................. 105 III.3.2.1.3 Fonction Multiplieur ........................................................................ 105 III.3.2.1.4 Rsultats de simulation........................................................................... 106 III.3.2.2 Description du rcepteur ............................................................................ 107 III.3.2.2.1 Rcepteur sans synchronisation ............................................................. 107 III.3.2.2.1.1 Dstalement en rception .............................................................. 108 III.3.2.2.1.2 Test de donne................................................................................. 109 III.3.2.2.1.3 Dcodeur diffrentiel....................................................................... 110 III.3.2.2.1.4 Rsultats de simulations .................................................................. 111 III.3.2.2.2 Synchronisation...................................................................................... 112 III.3.2.2.3 Lorgane de poursuite (DLL) ................................................................. 112 III.3.2.2.3.1 Le Discriminateur............................................................................ 113 III.3.2.2.3.2 Le Filtre numrique......................................................................... 115 III.3.2.2.3.3 Loscillateur numrique control en tension................................... 119 III.3.2.2.3.4 Le Gnrateur de PN-Code du rcepteur ........................................ 122 III.3.2.2.4 Synchronisation N branches ................................................................ 123 III.3.2.2.4.1 Lorgane de slection ...................................................................... 124 III.3.2.2.4.2 Le gnrateur de PN-Code adapt la synchronisation N branches. 126 III.3.2.2.4.3 Rsultats de simulation du rcepteur en bande de base .................. 127 III.3.3 Description des parties analogiques ................................................................... 128 III.3.3.1 Description des parties radio-frquences ................................................... 128 III.3.3.1.1 La modulation et dmodulation BSPK................................................... 128 III.3.3.1.1.1 La modulation BPSK ...................................................................... 128 III.3.3.1.1.2 La dmodulation BPSK................................................................... 129 III.3.3.1.2 Les Filtres analogiques........................................................................... 130 III.3.3.1.2.1 Choix des paramtres des filtres analogiques ................................. 130 III.3.3.1.2.2 Description des filtres implants en VHDL-AMS .......................... 130 III.3.3.2 Le canal AWGN (Additif White Gaussian Noise)..................................... 130 III.3.3.2.1 Gnration dun bruit blanc Gaussien.................................................... 131 III.3.3.2.2 Le dlai dans le canal ............................................................................. 132 III.3.3.2.3 Implantation dun rapport signal sur bruit paramtrable........................ 133 III.3.4 Description du Convertisseur Analogique / Numrique .................................... 135 III.4 Rsultats de simulation............................................................................................... 135 III.4.1 Simulation de la fonction dautocorrlation....................................................... 135 III.4.2 Simulation de la chane complte Emetteur/Rcepteur...................................... 136 IV IV.1 IV.2 CHAPITRE 4 : Etude et dveloppement de la maquette Emetteur-Rcepteur . 139 Introduction ................................................................................................................ 141 Cible dimplantation................................................................................................... 141

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SOMMAIRE

IV.2.1 Description du FPGA ......................................................................................... 142 IV.2.2 Le logiciel de commande Quartus II .................................................................. 143 IV.2.3 Etapes dimplantation......................................................................................... 143 IV.3 Les modules priphriques spcifiques dvelopps................................................... 144 IV.3.1 Paramtrage du canal ......................................................................................... 145 IV.3.1.1 Le retard dans le canal................................................................................ 145 IV.3.1.2 Gnration du bruit dans le canal............................................................... 147 IV.3.2 Paramtrage du dbit.......................................................................................... 148 IV.3.3 Module de calcul de TEB................................................................................... 148 IV.3.4 Interface logicielle.............................................................................................. 149 IV.4 Rsultats de synthse.................................................................................................. 150 IV.5 Evaluation des performances mesures...................................................................... 151 IV.5.1 Test en milieu non bruit.................................................................................... 152 IV.5.1.1 Emetteur-rcepteur Simple Branche .......................................................... 152 IV.5.1.1.1 Mesures pour diffrents longueurs de codes.......................................... 152 IV.5.1.1.2 Mesures pour diffrents dlais ............................................................... 152 IV.5.1.2 Emetteur-rcepteur avec synchronisation N branches ............................... 153 IV.5.2 Mesures en milieu bruit .................................................................................... 155 IV.6 Bilan ........................................................................................................................... 156 CONCLUSION ET PERSPECTIVES ............................................................................... 159 REFERENCES ..................................................................................................................... 163 ANNEXES............................................................................................................................. 170 ANNEXES 1 : Fichier Test Bench......................................................................................... 172 ANNEXE 2. Fonctions numriques de lmetteur.......................... Erreur ! Signet non dfini. ANNEXES 3 . Fonctions transmission .................................................................................. 185 ANNEXE.4. Fonctions du rcepteur...................................................................................... 189 GLOSSAIRE......................................................................................................................... 211

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SOMMAIRE

Listes des figuresFigure 0. 1 Exemple des besoins en communication sans fil en milieu clos.............................. 3 Figure I. 1. Evolution des bnfices dune entreprise en fonction de lvolution dans le temps .................................................................................................................................................. 10 Figure I. 2. Evolution et prvision de la complexit en terme de conception et de technologie, selon le consortium de fabrication de puces SEMATECH [SEMAT] ...................................... 11 Figure I. 3. Cot total de conception pour une mthodologie RTL [ITRS03]. ........................ 11 Figure I. 4. Flot de conception dun circuit intgr classique................................................. 12 Figure I. 5. Cycle de conception en V. ..................................................................................... 14 Figure I. 6. Effet de prototypage sur la conception dun systme monopuce. ......................... 16 Figure I. 7. Reprsentation des changements de paradigmes avec la complexit des composants [BORE99]............................................................................................................. 18 Figure I. 8. Impact des technologies de conception sur les cots de production. ................... 19 Figure I. 9. Approche du CODESIGN pour la fabrication dun prototype. ............................ 20 Figure I. 10. Principe de larchitecture dun circuit FPGA [MLYN01].................................. 22 Figure I. 11. Intgration dune carte lectronique (exemple de fonction de carte mre)........ 23 Figure I. 12. Description gnrique dun systme embarqu .................................................. 25 Figure I. 13. Description du passage des modles de Simulink en modle VHDL. ................. 27 Figure I. 14. Description de la mthodologie de conception N1 : m1 ................................... 33 Figure I. 15. Description de la mthodologie de conception N2 : m2 ................................... 34 Figure II. 1. Reprsentation schmatique dun systme multi-capteurs pour un environnement clos ........................................................................................................................................... 39 Figure II. 2. Principaux lments dune chane de transmission numrique. ......................... 45 Figure II. 3. Reprsentation des codes sources selon leur densit spectrale........................... 45 Figure II. 4. Exemple de valeurs de taux derreurs par bit. .................................................... 47 Figure II. 5. Modle du canal AWGN ...................................................................................... 49 Figure II. 6. Reprsentation dune distribution gaussienne..................................................... 50 Figure II. 7. Reprsentation du principe du canal multi-trajets .............................................. 51 Figure II. 8 .Reprsentation temps frquence du FDMA....................................................... 52 Figure II. 9. Reprsentation temps frquence du TDMA ....................................................... 53 Figure II. 10. Reprsentation temps / frquence du CDMA..................................................... 53 Figure II. 11. Spectre du signal tal en FH-SS. ..................................................................... 55 Figure II. 12. Spectre du signal tal en DS-SS....................................................................... 55 Figure II. 13. Reprsentation schmatique des principales fonctions ..................................... 56 Figure II. 14. Exemple dun codage par talement de spectre par squence directe.............. 57 Figure II. 15. Fonction d'auto corrlation pour N=15 (Ts=375ns, Tc=25ns). ....................... 58 Figure II. 16. Principe de ltalement de spectre lmission. ............................................... 58 Figure II. 17. Densit spectrale de puissance du signal de donne et du signal de donne tal (N=3)........................................................................................................................................ 60 Figure II. 18. Principe de la dcorrlation la rception....................................................... 60 Figure II. 19. Schma de principe global du systme Emetteur/Rcepteur ............................. 62 Figure II. 20. Principe des fonctions modliser.................................................................... 63 Figure II. 21. Gnrateur de squence reboucl de type Galois. ............................................ 65 Figure II. 22.Gnrateur Galois avec les modules de configuration....................................... 66 Figure II. 23. Exemple dun modle de gnrateur de Galois................................................. 67 Figure II. 24. Modle de lmetteur avec le corrlateur.......................................................... 68 Figure II. 25. Principales formes dondes de lmetteur avec le corrlateur.......................... 69 -VI-

SOMMAIRE

Figure II. 26. Schma de principe pour la corrlation numrique en rception. .................... 69 Figure II. 27. Principales formes dondes pour le corrlateur au niveau du rcepteur.......... 70 Figure II. 28. Schma de principe de lorgane Acquisition/ poursuite .............................. 71 Figure II. 29. Organigramme des diffrentes possibilits dacquisition. ................................ 71 Figure II. 30. Synchronisation par corrlation........................................................................ 72 Figure II. 31. Synchronisation par filtrage adapt. ................................................................. 73 Figure II. 32. Reprsentation schmatique de lorgane de dcision. ...................................... 74 Figure II. 33. Principe dun dtecteur de vraisemblance. ....................................................... 75 Figure II. 34. Principe dune dtection par maximum de vraisemblance avec corrlateur. ... 75 Figure II. 35. Synchronisation SERIE simple branche. ........................................................... 76 Figure II. 36. Synchronisation SERIE N branches. ................................................................. 76 Figure II. 37. Principe de la synchronisation RASE................................................................ 77 Figure II. 38. Schma de principe dune boucle de poursuite. ................................................ 78 Figure II. 39. Schma de principe de la DLL cohrente.......................................................... 79 Figure II. 40. Schma de principe dune DLL non cohrente.................................................. 80 Figure II. 41. Schma de principe de la TDL........................................................................... 81 Figure II. 42. Modle de la synchronisation SERIE. ............................................................... 84 Figure II. 43. Signaux en sortie des corrlateurs et signal de contrle................................... 85 Figure II. 44. Schma fonctionnel de la structure RASE. ........................................................ 85 Figure II. 45. Sortie du corrlateur pour un rapport SNR=-2,9 dB et un seuil de 1,5V.......... 86 Figure II. 46. Comparaison du gain en traitement pour les structures dacquisition SERIE et RASE......................................................................................................................................... 87 Figure II. 47. Mesure du temps dacquisition pour les 2 structures dacquisition.................. 88 Figure III. 1. Lorganisation dun modle VHDL.................................................................... 95 Figure III. 2. Structure dun fichier VHDL.............................................................................. 97 Figure III. 3. Illustration de la quantit de branche pour le domaine lectrique.................. 100 Figure III. 4. Synoptique du modle de lmetteur/ rcepteur talement de spectre. ......... 101 Figure III. 5. Synoptique de codage du systme metteur/rcepteur en VHDL-AMS............ 102 Figure III. 6. Schma dimplantation de lmetteur............................................................... 103 Figure III. 7. Schma de principe du gnrateur de codes alatoires ................................... 104 Figure III. 8. Organigramme du codage du gnrateur de PN-Code.................................... 104 Figure III. 9. Organigramme pour la fonction Encodeur diffrentiel ................................... 105 Figure III. 10. Rsultats de simulation de lorgane Emetteur ............................................... 106 Figure III. 11. Schma de limplantation du rcepteur simple branche. ............................... 107 Figure III. 12. Schma de lintgrateur/bloqueur.................................................................. 108 Figure III. 13. Organigramme de la fonction intgration/Blocage. ...................................... 109 Figure III. 14. Organigramme de la fonction test donne. .................................................... 110 Figure III. 15. Organigramme du dcodeur diffrentiel........................................................ 110 Figure III. 16. Rsultats de simulation sous le logiciel ModelSim. ..................................... 111 Figure III. 17. Synoptique de la fonction Synchronisation simple (une branche). ................ 112 Figure III. 18. Synoptique de lorgane de poursuite.............................................................. 113 Figure III. 19. Simulation des principaux signaux de lorgane de poursuite sous ModelSim. ................................................................................................................................................ 114 Figure III. 20. Dfinition dun filtrage numrique................................................................. 115 Figure III. 21. Structure du filtre de boucle numrique......................................................... 117 Figure III. 22. (a).Rponse impulsionnelle h(t) ..................................................................... 117 Figure III. 23. Processus pour le filtre numrique de la boucle verrouillage de dlai. ..... 118 Figure III. 24. Simulation dun filtre numrique RII. ............................................................ 118 Figure III. 25. Schma de principe pour loscillateur numrique contrl........................... 119

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SOMMAIRE

Figure III. 26. Evolution du registre du NCO pour deux valeurs dentre, dans le cas dun registre de 4 bits..................................................................................................................... 120 Figure III. 27. Reprsentation du bit de poids fort pour deux cas du mot W......................... 120 Figure III. 28. Organigramme de la fonction NCO. .............................................................. 121 Figure III. 29. Simulation de lorgane NCO en langage VHDL............................................ 122 Figure III. 30. Structure du gnrateur de PN-Code de rcepteur........................................ 122 Figure III. 31. Reprsentation de la fonction dautocorrlation pour chaque branche de synchronisation (Cas N=7) dcale dun temps chip. ........................................................... 123 Figure III. 32. Structure du rcepteur pour une synchronisation comptant N branches....... 124 Figure III. 33. Description du fonctionnement de lorgane slection.................................... 125 Figure III. 34. Simulation de lorgane dphaseur et du nouveau gnrateur de PN-Code... 126 Figure III. 35. Organigramme du gnrateur de PN-Code pour une synchronisation N branches. ................................................................................................................................ 126 Figure III. 36. Simulation du rcepteur dans le cas dune synchronisation 15 branches. .... 127 Figure III. 37. Schma global des tages radio-frquences pour lmission et la rception. 128 Figure III. 38. Organigrammes de fonctions composant la modulation BPSK. .................... 128 Figure III. 39. Rsultats de simulation du modulateur BPSK................................................ 129 Figure III. 40. Dmodulateur BPSK utilis la rception. ................................................... 129 Figure III. 41. Rsultats de simulation en sortie du dmodulateur BPSK. ............................ 129 Figure III. 42. Description fonctionnelle du module du canal AWGN. ................................. 131 Figure III. 43. Organigramme de la gnration dun bruit blanc gaussien. ......................... 132 Figure III. 44. Densit de probabilit laide du modle VHDL-AMS et du modle mathmatique sous MATLAB. ................................................................................................ 132 Figure III. 45. Structure interne du canal AWGN paramtrable........................................... 133 Figure III. 46. Simulation des diffrents signaux du module CANAL AWGN . ................ 134 Figure III. 47. Reprsentation du bruit gaussien avec diffrents niveaux de bruits. ............. 134 Figure III. 48. Fonction dautocorrlation thorique et simule pour N=15........................ 136 Figure III. 49. Rsultats de simulation des principaux signaux de lmetteur/rcepteur. ..... 137 Figure IV. 1. Carte de dveloppement NIOS EXCALIBUR. .................................................. 142 Figure IV. 2. Mthodologie pour un FPGA de la famille ALTERA ....................................... 143 Figure IV. 3. Synoptique du systme de tests du FPGA......................................................... 144 Figure IV. 4 : Reprsentation des diffrents dlais commands dans le canal. .................... 145 Figure IV. 5 : Schma du bloc retard_canal.......................................................................... 146 Figure IV. 6: Description du composant altshift (a) et circuit associ(b) (Depth =8,with=0) ................................................................................................................................................ 146 Figure IV. 7 : Chronogramme des signaux metteur/rcepteur avec retard programmable 147 Figure IV. 8. Circuit analogique ralisant la fonction bruit.................................................. 148 Figure IV. 9. Capture dcran de linterface graphique de commande FPGA. .................... 149 Figure IV. 10. Occupation en nombres de cellulles des principales fonctions de lmetteur (a) et du rcepteur (b). ................................................................................................................. 151 Figure IV. 11. Chronogrammes mesurs pour diffrentes longueurs de code N=7,N=15 et N= 31...................................................................................................................................... 152 Figure IV. 12. Chronogramme systme corrl dans le cas sel =11. .................................... 152 Figure IV. 13. Chronogramme systme non corrl.............................................................. 153 Figure IV. 14. Reprsentation du temps daccrochage(TA) et de la latence (TL). ................. 153 Figure IV. 15. Chronogramme des signaux de synchronisation (retard canal seul)............. 154 Figure IV. 16. Chronogramme du mot k_out pour un canal retard de 8Tc. ........................ 154 Figure IV. 17. Visualisation des effets dun niveau de bruit de 50mV en sortie du canal..... 155 Figure IV. 18. Chronogramme du systme avec une tension de bruit de 1V. ........................ 156

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SOMMAIRE

Figure IV. 19. Mesure de TEB du rcepteur simple implant sur le FPGA. ......................... 156 Figure 0. 2 . Architecture en couches du modle OSI........................................................... 162

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SOMMAIRE

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INTRODUCTION GENERALE


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A lheure actuelle, le march des composants lectroniques est de plus en plus complexe. En effet, les systmes lectroniques peuvent comprendre au sein dune mme puce aussi bien des technologies numriques et analogiques exigeant des arbitrages matriellogiciel que des fonctions mcaniques, optiques ou biochimiques. Les concepteurs daujourdhui doivent alors grer des systmes qui ne sont plus exclusivement lectroniques, mais pluridisciplinaires. Les dveloppeurs doivent donc concevoir des circuits htrognes (analogique-numrique, multiples domaines dapplications, matriel/logiciel) qui demande un ensemble de comptences difficiles runir au sein dune mme quipe de concepteurs. A ces difficults de conception sajouteront les contraintes toujours plus fortes du march actuel, qui poussent rduire le temps de conception et de mise sur le march. Ces constations impliquent la mise en uvre de nouvelles technologies de conception permettant de fiabiliser et de diminuer le cycle de conception. Ds lors, industriels et laboratoires de recherche ont dcid de mener des recherches conjointes, qui ont vu lmergence de plateformes de prototypage virtuel. Dans tous les domaines de lindustrie : aronautique, automobile, lectronique grand public, la prise en compte des critres de conception toujours plus nombreux impose de multiplier les angles de vision dun produit. Les prix de conception de prototype, jusqualors rels, sont en effet considrables. Ds lors, les avantages du prototype virtuel sont vidents : les performances des simulations mixtes numriqueanalogique et des outils graphiques permettent de produire un prototype virtuel dans des dlais plus courts, et un cot plus faible que celui du prototype rel. Paralllement, lvolution de llectronique numrique a permis ces dernires annes une expansion rapide des tlcommunications sans fil dans le domaine spatial ou dans la tlphonie mobile. Dernirement, les besoins en systmes fonctionnant dans les espaces clos ont beaucoup progress (cf. Figure 0.1) ; la multiplication des systmes lectroniques au sein de lhabitat ou du vhicule automobile par exemple ont ncessit le dveloppement de systmes de communication adapts pour relier les calculateurs, les capteurs et les actionneurs rpartis dans un espace restreint. Ces systmes permettent de limiter les cblages et par consquent daugmenter la souplesse dutilisation.Besoins et applications

Habitat

Automobile

Mdecine

Dveloppement domotique Tlphone Centrale dalarme Industrie

Communication vers Internet Connaissance en temps rel de paramtres (pression des pneus , temprature moteur)

Soins de premire urgence Surveillance domicile

Prototypage virtuel Figure 0. 1 Exemple des besoins en communication sans fil en milieu clos.

Les travaux prsents dans ce mmoire sinscrivent dans la volont de dvelopper un prototype mixte de communication sans fil. Son rle est de surveiller, administrer et commander un espace clos bas sur un systme multicapteurs. Le systme de communication sera donc capable de transmettre aussi bien des donnes faibles dbits (infrieurs quelques -3-


kbit/s) de type capteur de temprature, de prsence, que des donnes ncessitant de forts dbits dans le cas dune transmission de voix ou de donnes vido. La technique de communication qui a t retenue est celle par talement de spectre par squence directe (DSSS) dont les proprits apportent certains avantages pour un environnement clos. Des travaux antrieurs [BOUR00] [MELE01] ont permis, laide du logiciel de simulation comportementale SABER de modliser le systme communicant. Une tude du modle en environnement idal a valid les diffrentes fonctions du systme mixte. Par la suite, des travaux complmentaires ont permis une implantation ASIC des fonctions dtalement et de dstalement seules. Les travaux prsents dans ce mmoire constituent une continuit directe des travaux prcdents. Notre souci est de rpondre aux besoins actuels de la conception systme par ordinateur, que sont loptimisation, et la fiabilisation du produit au niveau de la conception assiste par ordinateur. Dans ce cadre, notre dmarche de dveloppement dans cette thse repose sur une plateforme de prototypage virtuel utilisant un langage de haut niveau, permettant de dcrire la conception de la totalit des circuits mixtes analogique-numrique tant en mission quen rception. Pour cela, nous avons ax nos recherches sur la description des fonctions analogiques numriques en vue dune intgration sur un circuit programmable. Une premire partie de ce mmoire prsente les enjeux dans le milieu industriel de la conception. Nous dcrirons tout dabord les mthodologies classiques de dveloppement et les diffrentes techniques de vrification en dtaillant plus particulirement celle par prototypage virtuel. Ces mthodes ne correspondant plus au march, nous dfinirons les mthodologies de conception actuelles. Aprs avoir dress ltat de la conception systme, nous listerons les cibles matrielles de conception. Nous confronterons deux types de cibles en terme dapplication et darchitecture, pour retenir celle qui correspond le mieux la ralisation dun prototype. Nous dfinirons alors loutil logiciel de conception adquat pour un systme mixte. La seconde partie de ce mmoire prsente le cahier des charges du systme multicapteurs. Aprs une tude sur les systmes de communication existants, nous comparons les caractristiques techniques dune chane de communication numrique afin de justifier les solutions de modulations et de codage retenues pour la ralisation de notre systme. Nous accorderons un intrt particulier la mthode daccs au canal. Nous serons donc en mesure de proposer un schma fonctionnel du modle metteur/rcepteur. Une tude complmentaire fera tat de diverses techniques de synchronisation et poursuite. Plus particulirement, nous comparerons diffrentes architectures de synchronisation et poursuite en environnement bruit et nous en dfinirons leurs performances. Aprs avoir tabli larchitecture des diffrents organes de notre systme de communication metteur/rcepteur, les tages numriques et analogiques sont prsents dans la troisime partie de ce mmoire. Pour cela, nous aurons dfinir le langage de haut niveau HDL (High Description Language) pour le codage des fonctions numriques et analogiques. A partir de ce langage, nous prsenterons les diffrents fonctions numriques et analogiques mises en jeu tant au niveau de lmetteur que du rcepteur : encodage, gnrateur de PNCode, fonctions talement/dstalement, organe de poursuite, boucle verrouillage de dlai, canal, modulation/dmodulation. Les simulations fonctionnelles nous permettront de choisir la topologie des tages numriques et analogiques, et de fixer larchitecture finale de notre modle. Disposant alors des fichiers sources, la dernire partie de ce mmoire portera sur la ralisation dune maquette metteur/rcepteur en bande de base. Nous dfinirons tout dabord la cible de conception choisie et la procdure de conception pour un circuit FPGA. Nous -4-


prsenterons le synoptique de notre platine de tests et dvelopperons plus particulirement les modules spcifiques associs. Aprs avoir indiqu les rsultats de synthse, nous valuerons les performances en milieu idal (non bruit) ainsi quen milieu bruit. Nous mesurerons plus particulirement la latence de notre circuit en fonction des squences du code dtalement et le taux derreur sur le bit associ.

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CHAPITRE I : Problmatique de la conception systme

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I


RsumCe chapitre contient un tat de lart de la conception systme et les solutions techniques actuelles. Pour comprendre la problmatique de conception systme, nous prsentons dans ce chapitre les mthodologies de conception actuelles et le choix de loutil de conception.

I.1 I.1.1 I.1.2 I.1.3 I.2 I.2.1 I.2.2 I.3 I.3.1 I.3.2 I.3.3 I.4

Etat de lart de la conception systme....................................................................................................... 9 La conception systme dans le contexte industriel............................................................................... 9 Le prototypage virtuel........................................................................................................................ 16 Les mthodologies de conception actuelles ....................................................................................... 17 Solution technologiques actuelles........................................................................................................... 20 Les cibles de conception existantes [ROB02] .................................................................................... 21 Le march actuel des composants...................................................................................................... 23 Comparaison des langages et outils de conception ................................................................................. 25 Introduction ....................................................................................................................................... 25 Les outils issus du milieu logiciel....................................................................................................... 26 Les outils issus du milieu CAO........................................................................................................... 27 Bilan ....................................................................................................................................................... 35

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I.1 Etat de lart de la conception systmeDans ce premier chapitre, nous aborderons les diffrentes notions de la conception systme. Pour cela nous avons articul notre chapitre sur trois thmes qui sont : la problmatique de la conception systme, la technologie et les outils de conception. Ainsi une premire partie sattachera mettre en avant les enjeux industriels actuels pour la conception de systmes lectroniques. Ces systmes devenant de plus en plus complexes, nous verrons que de nouvelles mthodologies de conception ont t dveloppes pour diminuer le cycle de conception habituel. Nous dcrirons une des solutions, sur laquelle se sont focaliss les industriels, qui est le prototypage. La deuxime partie sera ddie une tude sur les cibles de conception existantes que nous complterons par une prospection de ces composants issus des diffrents constructeurs. Une dernire partie prsentera une tude sur les outils de conception permettant de justifier lutilisation dun langage pluridisciplinaire. Nous dvelopperons ensuite deux mthodologies de conception pour des systmes mixtes, lune est base sur un langage propritaire et lautre sur un langage issu de normalisation. Leur comparaison permettra de dfinir le langage le plus adapt notre systme de communication.

I.1.1La conception systme dans le contexte industrielI.1.1.1 Enjeux et constatationsSans nous en rendre compte, nous utilisons actuellement tous de nombreux systmes embarqus. En effet de nos jours, ces systmes lectroniques ont t introduits dans de nombreux domaines dapplications tels que lautomobile, lavionique, les systmes multimdia, les appareils lectromnagers ou bien des terminaux de communication sans fil. Les concepteurs doivent donc grer les dveloppements de systmes lectroniques embarqus multi-disciplinaires et multi-processeurs. Ainsi, depuis quelques annes, le march des composants lectroniques est orient vers des produits grand public qui combinent aussi bien la tlphonie que le multimdia : Tlphone mobile avec appareil photos, PDA (Personal Digital Assistants) avec systmes GPS (Global Positioning System), jeux ou lecteurs vidos . Pour cet exemple les industriels devront bientt tre capable de runir au sein dun unique objet aussi bien les fonctions de tlphone, de navigateur internet, dappareil photo numrique, dcran couleur et de lecteurs multimdia. La complexit ne cesse daugmenter pour la conception de ce genre de produit. La solution pour la combinaison de ces diffrentes fonctions se trouve dans un premier temps dans la technologie du transistor qui est la fondation du circuit. En effet, comme nous pouvons le constater sur le Tableau I. 1, lvolution de la longueur de canal dun transistor en technologie CMOS na cess de diminuer depuis ces 8 dernires annes [CHAN99]. 1997Technologie du process Capacit dintgration sur silicium Temps de conception Applications typiques Cot de fabrication($)

19980,25m1M-2M portes logiques 12 -10 mois PDA sans Fil 2,0 -3,0 milliards

19990,18m4M -6M portes logiques 10- 8 mois Application internet 3,0 -4,0 milliards

20020,13m10M -25M portes logiques 8-6 mois Contrleur interconnect et intelligent > 4,0 milliards

0,35m200K -500K portes logiques 18-12 mois Tlphone portable, PDA, DVD 1,5- 2,0 milliards

Tableau I. 1.Evolution de la technologie dintgration sur Silicium. [CHAN99]

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Bien que la limite thorique pour la longueur de canal aurait t estime 0,5m dans les annes 80, nous voyons dans le Tableau I. 1 que cette prvision a t largement sous-estime. La complexit des applications a donc engendr une augmentation de la capacit dintgration des transistors sur une puce par une volution de la technologie autorisant une diminution des dimensions de canal. Lautre difficult auquelle doivent faire face actuellement les industriels cest la concordance du produit de nouvelles technologies avec le march conomique. La notion de temps de mise sur le march (Time to market) est devenue une contrainte importante lors de la conception dun nouveau produit. Cest pourquoi il faut imprativement lheure actuelle rduire au maximum ce temps de mise sur le march. Dure de vie Bnfices Systme produit en accord avec le march Systme produit en dcalage

Temps de mise sur le march (Time to Market)

Temps

Figure I. 1. Evolution des bnfices dune entreprise en fonction de lvolution dans le temps

Lexigence de diminuer ce temps de mise sur le march a t rpercute sur le temps de conception qui, malgr laugmentation de la technologie, est de plus en plus court. En effet ces temps de conception ont diminu de moiti sur ces 8 dernires annes alors que la capacit dintgration a t multiplie par 50. Au vu des prvisions de NTRS (National Technology Roadmap for Semiconductors) [NTRS], nous aurions thoriquement atteint de nos jours des centaines de millions de transistors par puce. Cependant, lheure actuelle ce potentiel dintgration ne peut tre exploit. En effet, il existe un foss entre la conception (la complexit dun projet en terme du nombre de transistor) et la technologie (complexit de ralisation en terme de capacit technologique dintgration). Cette diffrence entre le nombre de portes concevoir et le nombre de portes conues est un phnomne identifi auprs des concepteurs comme tant le Design Productivity Gap ou le Design Gap .

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10000 Nombre de Transistor par puce en Millions

1000

100

10

1

0,1

0,01

Figure I. 2. Evolution et prvision de la complexit en terme de conception et de technologie, selon le consortium de fabrication de puces SEMATECH [SEMA]

Comme le montre la Figure I. 2, partir des annes 90 la technologie a rattrap, puis dpass, la conception et ne cesse ds lors daugmenter. Toutefois, cette rapide volution de la technologie et de la complexit du circuit cre aussi un cot de fabrication (Tableau I. 1) croissant pour des mthodes classiques de conception.$100 000 000

$10 000 000 Cot total de conception

$1 000 000

$100 000"Mthodologie RTL"

$10 000 1985

Figure I. 3. Cot total de conception pour une mthodologie RTL [ITRS03].

19 81 19 83 19 85 19 87 19 89 19 91 19 93 19 95 19 97 19 99 20 01 20 03 20 05 20 07 20 09Technologie Productivit

Ecart entre la conception et la technologie

1990

1995

2000 Annes

2005

2010

2015

2020

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La mthodologie de conception la plus dveloppe au dbut des annes 90 est une mthodologie de type RTL (Register Transfer Language) permettant la description dun systme comme un ensemble de registres et de relations logiques. Nous voyons (Figure I. 3) quen restant avec une conception de ce type, le cot de conception sera de plus en plus lev puisque la technologie ne cesse dvoluer. Pour tre en concordance avec les applications du march et les temps de plus en plus rduits il est donc ncessaire de dvelopper de nouvelles mthodologies de conception. Dans le paragraphe suivant, nous rappelons le cycle de conception dun produit industriel connu sous le nom de Cycle de conception en V et la mthodologie de conception traditionnelle dans le cas dun dveloppement de circuit intgr.

I.1.1.2

Mthodologie classique du dveloppement

I.1.1.2.1 Flot de conception traditionnelleLa conception dun circuit est le plus souvent ralise au niveau structurel ou RTL. En effet, les outils de CAO (Conception Assist par Ordinateur) ont leur point dentre ce niveau pour implmenter la partie matrielle. Des mthodologies de type RTL ont donc t dveloppes pour que la ralisation de puces de faible complexit soit la plus fiable possible avec un temps de conception rduit. La Figure I. 4 [MILP01] permet de dcrire pour le niveau RTL, le flot de conception traditionnelle. Il sagit dune mthodologie classique dite de haut en bas (ou Top-Down) pour laquelle les diffrentes tapes sont prsentes sur la figure suivante :

A

B

C

D

E F GFigure I. 4. Flot de conception dun circuit intgr classique

Le point de dpart dune conception de circuit intgr classique est le cahier des charges. Il consiste dfinir les spcifications, savoir : les diffrentes fonctionnalits ; par exemple on recherche dans ce descriptif dfinir le gabarit dun filtre numrique.

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ses performances ; pour notre exemple cest la dfinition des diffrents paramtres du filtre numrique choisi. les possibilits dinterfaage. les contraintes lies la puce finale ; par exemple pour respecter la frquence dchantillonnage, il faudra limiter le nombre dinterconnexions. La conception dun circuit intgr classique se droule par les tapes successives suivantes: A. un dveloppement structurel sera cr dfinissant les fonctionnalits du systme. B. une vrification fonctionnelle du code RTL produit est faite. C. la description RTL de lapplication est alors synthtise en un fichier dcrivant linterconnexion des lments aussi connu sous le nom de netlist. D. une vrification temporelle est alors effectue afin de vrifier si les performances souhaites sont bien satisfaites. Lorsque cest le cas, la netlist sert de base afin de raliser la conception physique . E. nous passons ltape suivante (aussi appel Back-end) qui transforme le schma logique de la netlist en un plan de masse physique. F. le placement-routage des cellules est alors effectu. Il permet de placer (gnralement grce un algorithme de routage) le plus judicieusement les cellules pour que le nombre des interconnexions soit optimis. G. Enfin la dernire vrification permet de prendre en compte les paramtres physiques lis la puce. Une fois cette tape de vrification acheve, le layout du circuit est envoy en fonderie pour la ralisation finale. Toutes ces tapes ncessitent la collaboration de plusieurs quipes (au moins deux) de dveloppement. Pour diminuer les cots et les temps de conception de cette mthodologie de type RTL, une solution est de concevoir un prototype avant de lancer la fabrication en srie du produit. Le cycle de conception habituellement utilis en industrie est celui en V. Malgr la complexification des systmes en industrie, ce cycle de conception na pas subi davances majeures [SNAI04].

I.1.1.2.2 Cycle de conception en VLe cycle de conception en V permet aux diffrents groupes au sein du mme projet dvoluer du besoin au produit suivant le cycle prsent sur la Figure I. 5. Ce cycle se divise en deux branches distinctes : La branche de gauche est communment appele Mthodologie descendante (top down) et a t dcrite dans le cas particulier de la conception dun circuit intgr dans le paragraphe prcdent. La branche analyse gnralise les diffrentes tapes (Figure I. 5) de la mthodologie RTL. A partir dun cahier des charges, une analyse fonctionnelle est effectue qui permet un dcoupage en diffrentes fonctions. Par la suite, ces fonctions donneront lieu des architectures distinctes. Une architecture est la structure fondamentale dun systme (ensemble des fonctions) qui permet de dterminer les constituants, les interfaces et les comportements des sous-fonctions. Une rtroaction entre les architectures et les fonctions est possible pour que les contraintes des fonctions dveloppes soient respectes. Lorsque -13-


larchitecture est dcide, les concepteurs analyseront chaque bloc unitaire (ou sous-fonction) et en dtermineront larchitecture finale pour la conception dun prototype. Besoin AnalyseCahier des charges Analyses fonctionnelles

Produit PrototypesTest oprationnel F Test dintgration E systme Test Architecture D Test unitaires

Validation, Certification (3)Validation systme

(3)Validation Architecture

AVrification fonctionnelle

Conception Architecture

(3)

Conception dtaille (fonction unitaire)

C

BVrification implmentation

Prototype

Figure I. 5. Cycle de conception en V.

Paralllement aux tapes prcdemment prsentes sarticule la branche prototype , dont lobjectif est de sassurer que les prototypes respectent toujours les spcifications. La vrification de ce systme comporte diffrents points de tests montrs sur la Figure I. 5. Les points de tests et de vrification sont les suivants : A. Vrification de la fonctionnalit pendant la phase de conception. B. Vrification de limplmentation de larchitecture. C. Test unitaire. D. Test architecture permettant de vrifier larchitecture du systme. E. Test dintgration systme permettant de vrifier lintgration des composants. F. Test oprationnel permettant de tester le systme dans son environnement avant sa fabrication. Le cot de ces vrifications est trs lev en termes de temps et dinvestissement puisquon estime que 70% du temps de conception [EVAN03] est pass pour la vrification. Il est vident que la vrification du systme doit tre rigoureuse, car une erreur dtecte aprs fabrication entranerait un surcot.

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I.1.1.2.3 Vrification et prototypageDiffrentes techniques de vrification ayant des stratgies diffrentes existent [SASON04] : La vrification formelle permet de reprsenter les caractristiques du systme pour vrifier certaines proprits. Deux types de vrifications formelles sont possibles : - Soit un dbogage de la spcification permettant de vrifier si la spcification est bien dcrite et si tous les besoins sont bien inclus. - Soit la vrification de limplmentation vrifiant si la spcification est bien implmente. Une des difficults dutilisation de cette technique est quelle nest applicable quaux systmes simples cause de la complexit du processus de vrification. La simulation utilise des modles de calcul sur ordinateur. Cette technique est base sur la description dun modle pour lanalyse des systmes. Cest le moyen le plus employ pour la vrification fonctionnelle. Diffrents types de simulations sont possibles : ils stendent de la simulation comportementale la simulation trs bas niveau (niveau layout). Lmulation emploie des modles physiques qui imitent le comportement du matriel. Lavantage de ce type de technique est sa vitesse dexcution. Toutefois, il est difficile dobserver les signaux internes et donc les erreurs temporelles sont difficilement dtectables. Cest pourquoi cette mthode est gnralement employe aprs plusieurs tapes de simulations. Le prototypage combine lutilisation des diffrents modles. Comme le montre la Figure I. 6, le prototypage permet de diminuer les temps de conception. Lorsquil ny a pas de prototypage (Cas a), il faut attendre la fabrication de la puce pour dvelopper le logiciel et vrifier lintgration logicielle/matrielle. Un prototype permet de diminuer ce temps de conception en pouvant avant la fabrication de la puce dvelopper la partie logicielle et la vrification de lintgration (Cas b). Nous pouvons rduire encore ce temps de conception en utilisant une plateforme reconfigurable (Cas c) et qui subira une lgre modification darchitecture pour chaque nouvelle application.

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Figure I. 6. Effet de prototypage sur la conception dun systme monopuce.

Plusieurs types de prototypage sont rencontrs [SASON04] : Le prototypage virtuel. Le prototypage matriel. Le prototypage mixte. Le prototypage virtuel se fait par simulation de tous les composants du systme. Ces simulations [CLOU02] peuvent combiner diffrents niveaux dabstractions (niveau fonctionnel, niveau architectural, niveau RTL ). Linconvnient de ce type de prototype est sa vitesse car elle nest pas aussi leve que dans le cas dun mulateur par exemple. Le prototypage matriel quant lui utilise les modles physiques des composants pour la ralisation du systme. Limplmentation de ce type de prototype utilise des composants reconfigurables ce qui implique de connatre la description RTL ou en termes de portes logiques de chaque composant. Le prototypage mixte combine aussi bien de la simulation, que de lmulation et de lutilisation de composants rels. Son principal inconvnient est donc linterconnexion entre la partie simulation et la partie mulation. Notre choix pour notre systme sest port sur le prototypage virtuel qui a lavantage dtre flexible et de faible cot.

I.1.2Le prototypage virtuelDiffrentes raisons peuvent entraner de faire appel au prototypage virtuel et cela peut intervenir diffrents niveaux dabstraction du cycle en V. Les objectifs peuvent tre ltude dune conception dun produit ou de lamlioration du dispositif que ce soit en terme de conception (rduire le cycle ou fiabiliser le circuit) ou en terme de technologie (amlioration des performances techniques du systme). Les tudes commencent naturellement partir des spcifications et dun recensement des dispositifs existants. A partir des spcifications, le -16-


prototype virtuel peut demander plus ou moins de temps selon le niveau dabstraction. Si par exemple, nous sommes un niveau dabstraction comportemental, la modlisation sera rapide dans la mesure o les tages sont reprsents par leur fonction et non par leur description physique. Dans ce cas de niveau dabstraction physique, les temps de conception sont augments puisque le dveloppement intgre la technologie (physique du transistor par exemple). Dans tous les cas, les spcifications devront tre tablies en fonction du produit demand et des dispositifs existants. En effet si la modlisation se fait sur la base de produits existants, les spcifications devront comprendre ses rsultats rels. Par contre, les produits inexistants devront se baser sur les spcifications fonctionnelles. Limplmentation dun prototype virtuel [VALD98] peut se faire par simulation ou cosimulation (simulation avec plusieurs simulateurs). Nous pouvons dans ce type de prototypage faire cohabiter aussi bien des simulations de niveau RTL, que des simulations de niveau fonctionnel. Lavantage est sa flexibilit et son cot puisquil sagit de simulation pouvant introduire des modles de hauts niveaux. Le point faible de ce type de prototypage est quil est difficile de connecter un prototype virtuel avec lenvironnement physique du systme.

I.1.3Les mthodologies de conception actuellesI.1.3.1 Les changements de paradigmesLa description des gnralits sur le cycle de conception, a permis de montrer que ce cycle prend beaucoup de temps alors quon demande lheure actuelle un temps de conception de plus en plus court. Nous allons donc introduire les nouvelles mthodologies employes. Pour lutter contre lcart grandissant entre la productivit et la technologie, les laboratoires de recherche et les industries sefforcent de mettre en uvre de nouveaux paradigmes. De nos jours, pour rpondre une complexit croissante des fonctions dvelopper, les concepteurs doivent prendre en compte sur un mme circuit des curs microprocesseurs, des mmoires, des fonctions spcifiques et des parties analogiques ou radiofrquences. Cest pourquoi, ces dernires annes les changements de paradigme sont apparus : Synthse haut niveau, apparue dans les annes 95, cette dmarche de conception permet la rutilisation de composants au niveau portes logiques (association de transistors) puis la rutilisation des fonctions (assemblage de portes logiques) associs. Codesign : En 1997, lvolution des mthodologies se porte sur la conception conjointe des parties logicielles et des parties matrielles. Utilisation dIP (Intellectual Property) : le rapprochement des milieux logiciel et matriel a permis dutiliser au niveau du silicium un concept bien connu dans le monde de la conception logicielle savoir la rutilisation de composants prconus aussi nomms proprit intellectuelle . Ce composant virtuel, lorsquil est correctement dfini au niveau de description RTL, permet une intgration plus aise donc un gain de temps de conception. Plateforme o coexiste aussi bien du matriel que du logiciel.

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La Figure I. 7 reprsente lvolution de la capacit dintgration des circuits au cours de ces dernires annes, et montre linfluence de ces nouveaux paradigmes de conception sur la complexit grandissante.

Figure I. 7. Reprsentation des changements de paradigmes avec la complexit des composants [BORE99]

I.1.3.2

Evolution des cots [ITRS03]

Paralllement aux quatre volutions majeures (Synthse haut niveau, Codesign, IP-Based et Plateform-based) dcrites dans le paragraphe prcdent, les industriels se sont efforcs de rduire lvolution des cots (Figure I. 8.a) de production associe laugmentation de la complexit. Pour cela, nous avons rpertori sept actions visant modrer les cots et reportes leur influence sur la Figure I. 8.b.

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(a)

(b)

Figure I. 8. Impact des technologies de conception sur les cots de production.

Ces innovations [KAHN02] sont : Le placement routage sur le site de dveloppement du prototype . Opration auparavant effectue par le fondeur, les dlais pouvaient atteindre une semaine. Depuis 1993, le placement routage est fait sur site avec des dlais avoisinant dsormais quelques heures. Ceci se traduit par une amlioration de lordre de 40 % de la productivit et 5 K portes par an et par concepteur. Lingnierie . Cette mthodologie a permis de montrer quau lieu de diviser les travaux de conception en quipe dexperts (simulation et synthse), une seule personne devra suivre la conception du circuit. Cette dcouverte a permis de raliser une amlioration de productivit de 63% en 1995 soit 9 K portes par an et par concepteur. Small block reuse et large block reuse . Ces techniques permettent la rutilisation des blocs matriels et autorisent les premires grosses avances de la productivit, atteignant + 340% dans le meilleur des cas soit 56K portes par an et par concepteur. IC implementation tool set est une automatisation du flot de conception RTL, par lapparition de nouveau outil logiciel, qui a permis une amlioration de 63% pour la productivit. Intelligent Test Bench est une automatisation du flot de vrifications fonctionnelles (vu dans le cycle en V) qui inclut naturellement la vrification matrielle IC implementation tool . Cette technique a permis une augmentation de 37,5% pour atteindre 91K portes par an et concepteur. Electronic System level methodology . Lvolution de la complexit fait apparatre dans les annes 2000, la ncessit de faire cohabiter aussi bien la partie matrielle que la partie logicielle. Nous tendons alors vers une description simultane fonctionnelle/ architecturale. Very large Block Reuse. Ce paradigme ltat naissant est lvolution logique des fonctionnalits Small block reuse et large block reuse , permettant de rutiliser en totalit des macro-fonctions. Cependant, des problmes de compatibilit se posent principalement dun point de vue logiciel.

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I.1.3.3

Le prototypage virtuel par le CODESIGN

Comme nous lavons vu prcdemment, le codesign a t lun des paradigmes cl permettant de lutter contre linflation des possibilits de production devant la capacit dintgration (Design Gap (Figure I. 2)). Le codesign autorise une conception simultane des environnements logiciel et matriel et ainsi de diminuer le temps de conception [CLOU01]. Les mthodologies proposes pour le codesign se diffrencient en fonction des choix stratgiques : le style de spcifications, le modle de larchitecture cible et les tapes de synthse. Diffrents modles de description sont possibles pour le codesign [HAMO05] [VERM02] : soit un langage de description matrielle (VHDL ou Verilog), soit de logiciel (C ou assembleur) soit dans un langage de description au niveau systme (SDL, StateCharts, CSP, SpecCharts, etc). La conception conjointe matrielle ou logicielle peut tre vue de la manire suivante:

Figure I. 9. Approche du CODESIGN pour la fabrication dun prototype.

Cette approche typique du codesign commence par dcrire partir dun langage de spcifications le niveau systme afin de raliser le dcoupage logiciel/matriel. La rpartition des environnements tant ralise, une synthse de communication entre ces deux environnements doit tre effectue. Chaque environnement accompli sa propre synthse pour arriver jusqu la conception du prototype. Le dcoupage des parties logicielles et matrielles dpend des outils de co-simulation utiliss et des contraintes (cots de simulation, flexibilit.).

I.2 Solution technologiques actuellesLes paragraphes prcdents nous ont permis dtablir lvolution de la conception systme, et de montrer les actions menes afin de combler le design gap dfini prcdemment. Lobjet de la partie qui suit est de faire ltat de lart des cibles de ralisation numriques existantes, en essayant de dgager un compromis temps de dveloppement/cot /capacit dintgration idal lors du dveloppement final dun prototype virtuel.

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I.2.1Les cibles de conception existantes [ROBE02]Diffrentes solutions soffrent au concepteur afin de raliser le circuit numrique final : les circuits dvelopps spcifiquement pour une application (ASICs), les circuits matriciels programmables FPGA et enfin les circuits microprocesseur DSP. Nous allons prsenter brivement chaque type de circuit, afin de dgager un comparatif et les situer en terme de compromis cot/temps de dveloppement/rapidit. Nous terminerons enfin sur une courte tude de march.

I.2.1.1

Les ASICs

Un ASIC (Application-Specific Integrated Circuit) est un circuit intgr application spcifique. Il est class en 2 catgories : Le circuit semi-spcifique (certaines tapes ont t faites avant la conception de fabrication) et le circuit spcifique (toutes les tapes de fabrication seront ralises aprs la conception).

I.2.1.1.1 Les circuits semi-spcifiques ou ASIC pr-diffussAvant mme la conception, lutilisateur fixe le nombre de portes et de plots dentre/sortie. Les rseaux de transistors sont alors programms et interconnects par lutilisateur et les dernires tapes de fabrication sont effectues par le fondeur. Ce type de circuit se caractrise par une forte densit dintgration, mais na aucune flexibilit car sa topologie est fixe avant la conception.

I.2.1.1.2 Les circuits spcifiques ou ASIC pr-caractrissLes ASICs pr-caractriss ont t beaucoup dvelopps dans les annes 90 lors de la phase placement / routage sur site qui a vu lvolution des outils de synthse (cf Chapitre 1-I.1.3.2). Ces circuits sont conus partir de cellules prdfinies dans une bibliothque propre chaque fabricant et chaque technologie. Les concepteurs utilisent des lments de la bibliothque constructeur ce qui permet aux fondeurs dautomatiser ltape finale de synthse logique. Lexistence de ces bibliothques permet un gain de temps consquent grce la notion de rutilisation. De plus, compte tenu des capacits dintgration actuelles, permet de concevoir des systmes sur puces (System On Chip ou SOC). Les ASICs prsentent lavantage dune forte capacit dintgration (jusqu 20 Millions de portes) et une faible consommation par fonction utilise, et un faible cot unitaire. Par contre les cots de dveloppement sont levs, dans la mesure o ils incluent les cots de fabrication : Le cot unitaire du masque qui augmente en fonction de la technologie cible choisie. Le cot de conception li aux quipes de dveloppements et aux logiciels de CAO utiliss. Cest pourquoi le temps de dveloppement est gnralement lev, et la flexibilit quasinulle. Au vu des constats prcdemment cits (temps de dveloppement lev et cot) le projet de prototypage bas sur un ASIC pr-caractris devient de moins en moins rentable.

I.2.1.2

Les FPGA

Les FPGA (Field Programmable Gate Array) font partie de la famille de composants programmables lectriquement. A lorigine bass sur un rseau de matrices de portes lmentaires ET et OU (Program Array Logic ou PAL), ces circuits programmables sont

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devenus au milieu des annes 90 des circuits plus complexes grce lintgration de ressources spcifiques ddies, associes de la mmoire interne et des entres/sorties flexibles [DUTE02][BROW96].Matrice de connexion Bloc logique programmable programmable Matrice dinterrupteur programmable

Figure I. 10. Principe de larchitecture dun circuit FPGA [MLYN01]

Un FPGA est un circuit dont larchitecture correspond une matrice de portes logiques spares par des rseaux dinterconnexion. Ils existent deux types de FPGA : les non reprogrammables (technologie de type anti-fusible) et les reprogrammables (technologies de type SRAM ou Flash). La programmation de ce type de composant se fait laide dun langage de type matriel (VHDL ou Verilog) sur une platine de programmation. La tendance actuelle pour ces circuits est la possibilit de raliser des systmes sur puce (ou SoC) en utilisant des composants virtuels et de concevoir ainsi des blocs de proprit intellectuelle (Intellectual Property ou IP) qui sont par exemple des fonctions VHDL/Verilog gnriques rutilisables. Le FPGA offre une souplesse de conception grce sa facilit dutilisation et sa facilit de programmation (et reprogrammation). Contrairement un circuit ASIC, pour lequel le concepteur matrise totalement le placement routage au niveau transistor, le FPGA nautorise pas cette opration qui seffectue de manire transparente pour le dveloppeur. Pour une application visant la mise sur le march dune forte qualit des produits, le circuit spcifique est la solution fable cot. Par contre, dans le cas dun dveloppement ponctuel, le FPGA est nettement plus avantageux. Cest pourquoi ce composant est plus adapt pour la mise au point de prototypes et accessible un plus grand nombre dutilisateur que lASIC.

I.2.1.3

Les DSP

Un DSP (Digital Signal Processing) est un type particulier de microprocesseur, quivalent un circuit intgr programmable en langage C ou assembleur. Il comporte essentiellement des units arithmtiques ddies et optimises pour des calculs rapides. Ces fonctions sont destines le rendre particulirement performant dans le domaine du traitement numrique du signal. Comme un microprocesseur classique, un DSP est mis en uvre en lui associant de la mmoire (RAM, ROM) et des priphriques. Un DSP typique a plutt vocation servir dans des systmes de traitements autonomes. Il se prsente donc gnralement sous la forme dun microcontrleur intgrant, selon les marques et les gammes des constructeurs, de la mmoire, des timers, des ports srie synchrones rapides, des contrleurs DMA, des ports dE/S divers. Ces dernires annes, les techniques base de processeurs de traitement du signal ont t largement employes pour la conception dmetteurs-rcepteurs de communication volus, trouvant leur champ dapplication dans la dtection, lgalisation, la dmodulation, les synthtiseurs de frquence.

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I.2.1.4

Les SoCs

Daprs Gartner Dataquest (Socit dtude de march) [GARTWW] un SoC est dfini comme un composant dau moins cent milles portes et comprenant un noyau programmable (processeur ou DSP) et de la mmoire (de type RAM et/ou ROM).

Figure I. 11. Intgration dune carte lectronique (exemple de fonction de carte mre)

Plus concrtement, la tendance actuelle est dintgrer sur une mme puce de silicium aussi bien des fonctions numriques que des fonctions logicielles (processeur, interfaage ). La Figure I. 11 illustre les possibilits dintgration en terme de fonction dune carte mre dun ordinateur personnel sur une seule puce, sur laquelle nous voyons cohabiter le microprocesseur, les mmoires avec les fonctions classiques associes. Le composant virtuel (lautre nom donn au SoC) est souvent commercialis par des socits spcialises qui fournissent les blocs IP pouvant tre sous forme matrielle (masque par exemple) ou sous forme logicielle (modle VHDL). Des prvisions dvolution, de ce type de technologie, faites par lIRTS [IRTS03] prvoient laugmentation du nombre de transistors par un facteur 50. On pourrait atteindre en 2008 le nombre de 500 millions de transistors sur un mme SoC. Les principaux avantages de ce type de composant sont sa capacit dintgration, la conception dune plateforme commune entre le milieu logiciel et le milieu matriel et sa consommation rduite. Cest pourquoi de nombreuses dtudes portent sur la co-simulation et son implmentation en SoCs.

I.2.2 Le march actuel des composantsI.2.2.1 Famille de circuits et applicationsNous terminerons cette tude par une comparaison de ces composants issus des diffrents constructeurs. Les ASICs pr-caractriss ne sont pas prsents dans cette comparaison puisque la technologie et les performances dpendent directement de lapplication. Cette comparaison a pour but de prsenter les produits actuels afin de dresser un tat de lart des performances associes [XILIWW] [ALTEWW] [ACTEWW] [TEXWW] [ANOLWW].

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Mmoire (kB) SRAM

Tension Alimentation

Applications

Technologie

Cellules ou instructions

Frquence dhorloge maximum

FPGAVirtex 4 (XILINX) 0,9m 450MHz 1,2 V 864 9936 6144 Circuits logiques (Famille 89088 LX) Application SoC (Famille FX) Application DSP(Famille SX) 6240 Applications logiques 71760 SoC (NiosII) Application DSP 30k 3M CPU : PPC405 (G1) Fx seulement

Stratix II (ALTERA)

0,9m

500MHz 1,2V 419 9383

ProASIC3 (ACTEL)

0,13m (Flash)

350MHz 1,5V SRAM 0 144 FROM 1

Hardcopy II : Migration sur ASIC dune architecture sur STRATIX II Applications logiques Composants pour les systmes intrinsquement aronautiques et spatiaux immunis au SEU (Single Event Upset)

DSPC6000 (Texas Instrument) 0,18m 1GHz 1,1V 64 et 2048 1,9V 1200 Virgule fixe : tlphonie, Compiler C pour 8000 Systme multicanal , optimiser les MIPS Biomtrie performances 600 1800 MIPS Blackfin (Analog Devices) 0,18m 400 750 MHz 0,8V RAM 52 kB et 1,6V 308 kB Virgule flottante : Haute prcision comme traitement dimage ou instrumentation TNT et appareil photos numriques.

RISC 32 Bits

Tableau I. 2. Comparaison des dernires technologies des FPGA et du DSP.

Nous observons tout dabord une cible dapplications diffrentes entre les diffrentes familles de composants programmables. Les applications vises par les constructeurs de FPGA sont principalement la programmation dapplications ddies aux fonctions logiques et des applications de type SoC. Les applications touches par les DSP sont la tlphonie, la biomtrie ou limagerie, donc des applications ncessitant des performances de processeurs plus leves compares aux applications FPGA. Toutefois, les technologies rcentes des FPGA (Virtex 4 (Famille SX) et Stratix II) disposent de nouvelles architectures technologie mixte, base de FPGA et de DSP, permettant des capacits de calcul massives et comprenant des systmes dentres/sorties haut dbit. De plus, nous pouvons noter que le FPGA du constructeur ACTEL a orient sa technologie pour lutter contre les SEU (fortes contraintes du domaine aronautique et spatiales) ce qui explique que sa technologie (au niveau longueur du canal) soit moins avance que pour les constructeurs ALTERA et XILINX. Pour les applications logiques qui correspondent notre systme, le FPGA semble pour linstant le meilleur choix. Pour continuer notre comparaison entre ces composants, nous exposerons la diffrence architecturale entre un FPGA et un processeur.

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Divers

Constructeurs et composants


I.2.2.2

Architecture des composants programmables

La Figure I. 12, donne en exemple une architecture type pour un systme embarqu avec monoprocesseur (System On Package ou SoP) o on peut identifier les composants dcrits prcdemment (FPGA, SoC ou DSP).

Figure I. 12. Description gnrique dun systme embarqu

Si la cible est une solution systme (SoP) ou une solution SoC, le composant FGPA communique seul avec lextrieur et change les informations avec le processeur et les soussystmes via un bus de communication rapide. Dans le cas dune solution FPGA, le systme est isol et ne ncessite aucune interface de communication. Cette tude nous montre que pour la conception dun prototype, le FPGA apparat comme la solution retenir. En effet, le march des FPGA (Tableau I. 2) est celui qui correspond le mieux lapplication vise qui est de type applications de dveloppement de fonctions logiques . De plus, nous venons de montrer que lutilisation dun FPGA pour la conception systme nest pas restrictive et permet denvisager une application logicielle si ncessaire. Le choix de la cible de conception finale sera aussi dtermin par loutil logiciel de conception utilis. Cest pourquoi nous passerons en revue dans le prochain paragraphe les diffrents outils de conception et leur langage associ.

I.3 Comparaison des langages et outils de conceptionI.3.1IntroductionComme nous venons de le voir, les concepteurs font face aujourdhui au dveloppement de systmes sur puce dans lesquels doivent cohabiter les environnements logiciel et matriel. La vrification dune conception de ce type demande un langage dabstraction matriel plus lev. A lheure actuelle, deux voies sont explores : celles du monde logiciel qui doivent adapter leur langage la description matrielle et celles du monde matriel (outils de CAO) qui doivent tendre leur langage une programmation au niveau logiciel. Nous ferons donc la diffrence entre les simulateurs issus de la conception matrielle et ceux issus de la

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conception logicielle. Le Tableau I. 3 rsume les langages de modlisation multi-domaines. Nous avons aussi fait une distinction pour les outils de type analogique (rsolution partir des quations diffrentielles) et les outils de type numrique (simulateur dirig par venements). Outils issus du milieu de la CAO Type de langages Analogique Niveau dabstraction Niveau Spcifications Niveau Comportemental Niveau Spice architecture Niveau Composant Numrique Outils issus du monde logiciel Mixte C/C++

VHDL -AMSVHDL SaberMatlab /Simulink

Verilog

Tableau I. 3. Comparaison des diffrents langages de modlisation.

I.3.2Les outils issus du milieu logicielComme nonc dans le paragraphe prcdent, les outils logiciels tels que MATLAB cherchen

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