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Centro Nacional de Investigación y Desarrollo Tecnológico

Departamento de Ingeniería Electrónica

TESIS DE MAESTRÍA EN CIENCIAS

Estudio de Técnicas de Modulación para el Inversor Multinivel en Cascada Híbrido (Simétrico-Asimétrico)

presentada por

Olga Lidia Jimenez Antunez Ing. en Comunicaciones y Electrónica por la U. Fray Luca Paccioli

como requisito para la obtención del grado de:

Maestría en Ciencias en Ingeniería Electrónica

Director de tesis:

Dr. Jesús Aguayo Alquicira

Co-Director de tesis: Dr. Jaime Eugenio Arau Roffiel

Jurado:

Dr. Jorge Hugo Calleja Gjumlich – Presidente

Dr. Mario Ponce Silva – Secretario

Dr. Jesús Aguayo Alquicira – Vocal

Dr. Jaime Eugenio Arau Roffiel – Vocal Suplente

Cuernavaca, Morelos, México. 2 de febrero de 2012

cenidetCentro Nacional de Investigación

y Desarrollo Tecnológico

SUBSECRETARÍA DE EDUCACIÓN SUPERIOR

DIRECCIÓN GENERAL DE EDUCACIÓN SUPERIOR TECNOLÓGICACENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO

ANEXO No.11

SEP'Institutos Tecnológicos

SECRETARIA DE

EDUCACIÓN PÚBLICA

ACEPTACIÓN DEL DOCUMENTO DE TESISM10

Cuemavaca, Mor., a 9 de enero de 2012

Dr. Carlos Manuel Astorga ZaragozaJefe del Depto. de Ing. ElectrónicaPresente.

At'n: Dr. Carlos Aguilar Castillo.Presidente del Consejo del Posgrado

Nos es grato comunicarle, que conforme a los lineamientos para la obtención del grado de Maestro en Ciencias enIngeniería Electrónica de este Centro, y después de haber sometido a revisión académica la tesis titulada "ESTUDIO DETÉCNICAS DE MODULACIÓN PARA EL INVERSOR MULTINIVEL EN CASCADA HÍBRIDO (SIMÉTRICO-ASIMÉTRICO)" realizadapor la alumna Olga Lidia Jiménez Antúnez y dirigida por el Dr. Jesús Aguayo Alquicira y co-dirígida por el Dr. JaimeEugenio Arau Roffiel y habiendo realizado las correcciones que le fueron indicadas, acordamos ACEPTAR el documentofinal de tesis, así mismo le solicitamos tenga a bien extender el correspondiente oficio de autorización de impresión.

AtentamenteLa Comisión de Revisión de Tesis

Dr. Jopgle Hugo Calleja GjumlichRevisor

Dr. Mario Ponce SilvaRevisor

c.p: Dr. Gerardo Vicente Guerrero Ramírez - Subdirector Académico.L.I. Guadalupe Garrido Rivera - Jeta del Departamento de Servicios EscolaresDr Jesús Aguayo Alquicira.- Director de Tesis.Estudiante.Expediente.

Interior Internado Palmira S/N, Col. Palmira C.P. 62490, Cuernavaca, Morelos, México

Tel. 01(777) 362-7770 (con 10 líneas), Fax 01(777) 362-7795

www.cenidet.edu.mx

«HWOSy,

cenidetCentro Nacional de Investigación

y Desarrollo Tecnológico

@SEPInstitutos Tecnológicos

SECRETARIA DE

EDUCACIÓN PÚBLICA SEPSUBSECRETARÍA DE EDUCACIÓN SUPERIOR

DIRECCIÓN GENERAL DE EDUCACIÓN SUPERIOR TECNOLÓGICACENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO

ANEXO No. 12

AUTORIZACIÓN DE IMPRESIÓN DE TESISM11

Cuemavaca, Mor., a 9 de enero de 2012

C. Olga Lidia Jiménez AntunezCandidata al grado de Maestro en Cienciasen Ingeniería ElectrónicaPresente.

Después de haber atendido las indicaciones sugeridas por la Comisión Revísora del Consejo de Posgrado en Ciencias enIngeniería Electrónica en relación a su trabajo de tesis cuyo título es: "ESTUDIO DE TÉCNICAS DE MODULACIÓN PARA ELINVERSOR MULTINIVEL EN CASCADA HÍBRIDO (SIMÉTRICO-ASIMÉTRICO)", me es grato comunicarle que conforme a loslineamientos establecidos para la obtención del grado de Maestro en Ciencias en Ingeniería Electrónica en este centro se leconcede la autorización para que proceda con la impresión de su tesis.

Dr. CarlosIManLiéfAstorga ZaragozaJefe del Departamento de Ingeniería Electrónica

c.p: Dr Gerardo Vicente Guerrero Ramírez - Subdirector AcadémicoDr. Carlos Aguilar Castillo.- Presidente del consejo de Posgrado.L.l. Guadalupe Garrido Rivera.- Jefa del Departamento de Servicios Escolares.Dr Jesús Aguayo Alquicira.- Director de TesisEstudiante.Expediente.

Interior Internado Palmira S/N, Col. Palmira C.P. 62490, Cuemavaca, Morelos, México

Tel. 01(777) 362-7770 (con 10 líneas), Fax 01(777) 362-7795

www.cenidet.edu.mx

DEDICATORIA

Con respeto, admiración y todo mi amor, a mis papás y mis hermanos. Gracias

por todo el cariño, el apoyo y los consejos. “Ustedes son los más

importante que hay en mi vida” los quiero

mucho.

Con ternura a Kimy, por ser el angelito que me enseño qué a pesar de todo,

en la vida debes esforzarte para conseguir lo que

quieres.

Agradecimientos A Dios, por darme fuerza para siempre seguir adelante y por regalarme la mejor familia que alguien pueda tener.

A mis padres, la Sra. Modesta Antunez y el Sr. Ascención Jimenez, por su infinito amor incondicional y por hacer suyos mis sueños respetando siempre mis decisiones.

A Letty, por ser mi amiga antes que mi hermana. A Javier, Mario e Isma, mis tres hermanos, por preocuparse por mi y hacerme sentir especial. A Yolanda Rodríguez, por traer a mi vida un angelito hermoso.

A Misael Rosas, por sus palabras de aliento, su cariño contante, por el apoyo brindado siempre y sobre todo por llenarme de paz en los momentos de desesperación.

A mi asesor el Dr. Jesús Aguayo Alquicira y a mi co-asesor el Dr. Jaime Arau Roffiel, por el tiempo invertido en esta investigación y por el invaluable conocimiento compartido. A mis revisores de tesis el Dr. Jorge Hugo Calleja Gjumlich y Dr. Mario Ponce Silva, por todo su apoyo, sus consejos y correcciones para mejorar esta investigación. A mis profesores, Dr. Jorge Hugo Calleja Gjumlich, Dr. Jesús Aguayo Alquicira, Dr. Carlos Aguilar Castillo, Dr. Abraham Claudio Sánchez, Dr. Mario Ponce Silva y Dr. Jaime Eugenio Arau Roffiel, a quienes debo mi formación como investigador. Al Dr. Carlos Aguilar y al Dr. Jesús Aguayo por su confianza, por todos los momentos compartidos, por las incontables platicas. Pero sobre todo, por hacer más amena mi estancia en CENIDET, Gracias!!! A la hermandad potenciómetra: Miriam, Josefa, Susy, Juanito, Roman, Julio, Aqui, Eligio, Armando y Beto, por compartir conmigo no sólo un salón de clase, si no también muchos momentos de alegría, y unos cuantos de enojo y tristeza :D. Susy, gracias por tus interminables enseñanzas de vida.

Al Centro Nacional de Investigación y Desarrollo Tecnológico (CENIDET) por haberme dado la oportunidad de realizar mis estudios de posgrado en el área de maestría en ciencias en ingeniería electrónica. Y a todo el personal que me facilito información o material para concluir este trabajo. Al Consejo Nacional de Ciencia y Tecnología (CONACYT) por solventar económicamente el desarrollo de esta investigación. A la Dirección General de Educación Superior Tecnológica (DGEST) por el apoyo económico brindado para concluir este trabajo de tesis.

cenidet Contenido

I

Contenido

Lista de figuras ............................................................................................................................ III

Lista de tablas ................................................................................................................................ V

Acrónimos .................................................................................................................................... VI

Simbología ................................................................................................................................... VII

Resumen .................................................................................................................................... VIII

Abstract ........................................................................................................................................ IX

Capítulo 1 Introducción ............................................................................................................. 1

1.1 Antecedentes ................................................................................................................................. 1

1.2 Estado del arte ............................................................................................................................... 2

1.3 Problemática .................................................................................................................................. 5

1.4 Propuesta de solución .................................................................................................................... 5

1.5 Objetivo general y objetivos particulares ...................................................................................... 6

1.6 Alcances y aportaciones ................................................................................................................ 6

1.7 Organización del documento ......................................................................................................... 7

Capítulo 2 Inversores multinivel ............................................................................................... 8

2.1 Inversor multinivel ........................................................................................................................ 8

2.2 Inversor multinivel con diodo de enclavamiento ........................................................................ 10

2.3 Inversor multinivel con condensador flotado .............................................................................. 11

2.4 Inversor multinivel en cascada .................................................................................................... 12

2.4.1 Inversor multinivel en cascada simétrico ............................................................................ 14

2.4.2 Inversor multinivel en cascada asimétrico........................................................................... 14

2.4.3 Inversor multinivel en cascada híbrido ................................................................................ 15

2.5 Técnicas de modulación .............................................................................................................. 17

2.5.1 PWM sinusoidal .................................................................................................................. 17

2.5.2 Eliminación selectiva de armónicos .................................................................................... 19

2.5.3 Técnica de modulación vectorial ......................................................................................... 21

Capítulo 3 Estudio de la plataforma de prueba y construcción del modulador ................. 24

3.1 Introducción................................................................................................................................. 24

3.2 Estudio de la plataforma de prueba ............................................................................................. 24

cenidet Contenido

II

3.3 Corrección de la plataforma de prueba ........................................................................................ 28

3.4 Diseño del modulador ................................................................................................................. 29

3.4.1 Implementación del modulador para la fase A .................................................................... 29

3.4.2 Implementación del modulador para la fase B ........................................................................ 32

3.4.3 Implementación del modulador para la fase C .................................................................... 36

Capítulo 4 Resultados de simulación y experimentales ........................................................ 38

4.1 Introducción................................................................................................................................. 38

4.2 CMLIH con índice de modulación de 0.8 ................................................................................... 39

4.3 CMLIH con índice de modulación de 1 ...................................................................................... 49

Capítulo 5 Conclusiones y trabajos futuros ........................................................................... 57

5.1 Conclusiones ............................................................................................................................... 57

5.2 Trabajos futuros ........................................................................................................................... 59

Referencias .................................................................................................................................... 60

A. Anexo A .......................................................................................................................................... 63

B. Anexo B ........................................................................................................................................... 64

C. Anexo C ........................................................................................................................................... 65

D. Anexo D .......................................................................................................................................... 71

E. Anexo E ........................................................................................................................................... 72

cenidet Contenido

III

Lista de figuras

Figura 1.1. Diagrama de bloques del modulador integrado a un CMLIH……….………………2

Figura 2.1. Clasificación de los inversores………………………………………………….……8

Figura 2.2. Técnicas de modulación para los inversores multinivel………………………....…...9

Figura 2.3. Convertidor de dos, tres y n niveles respectivamente …………………………......10

Figura 2.4. DCMLI de tres niveles………………………………………………………….…..10

Figura 2.5. FCMLI de tres niveles……………………………………………………………....12

Figura 2.6. Clasificación del CMLI…………………………………………………………......13

Figura 2.7. CMLI de 7 niveles………...………………………………………………………...13

Figura 2.8. CMLIH de siete niveles…………………………...………………………………...16

Figura 2.9. Técnica de modulación PWM sinusoidal……………………………………….......19

Figura 2.10. Ángulos de disparo en una señal con similitud de ¼ de onda……………………..20

Figura 2.11. Mapa de vectores de conmutación para inversores multinivel…………………….22

Figura 3.1.Distribución general de la plataforma de prueba…………………………………….24

Figura 3.2. Diagrama a bloques de las señales de control con la etapa de potencia…………….25

Figura 3.3. Señal de conmutación y tiempo muerto de una celda……………………………….27

Figura 3.4. a) Simulación de la plataforma de control para la fase A, b) Patrón de conmutación

con m =1……………………………………………………………………………………….…30

Figura 3.5. Plataforma de control para la fase A en Matlab/Simulink…………………………..31

Figura 3.6. Patrón de conmutación para la fase A con m=1…………………………..................31

Figura 3.7. Patrón de conmutación para la fase A………………………………………….……32

Figura 3.8. a) Simulación de la plataforma de control para la fase B, b) Patrón de conmutación

con m =1…………………………………………………………………………………….……33

Figura 3.9. Señal triangular que genera la señal portadora……………………………………...33

Figura 3.10. Plataforma de control para la fase B en Matlab/Simulink…………………………34

Figura 3.11. Patrón de conmutación para la fase B con m=1………………………………..….34

Figura 3.12. Implementación del patrón de conmutación para la fase B……………………..…35

Figura 3.13. a) Simulación de la plataforma de control para la fase C, b) Patrón de conmutación

con m =1……………………………………………………………………………………….…36

Figura 3.14. Patrón de conmutación para la fase C con m=1...………………………………….37

Figura 3.15. Implementación del patrón de conmutación para la fase B…………..……………37

cenidet Contenido

IV

Figura 4.1. Diagrama a bloques del CMLIH…………………………………………………….38

Figura 4.2. Plataforma de simulación del CMLIH……………………………...……………….40

Figura 4.3. Tensión de salida del CMLIH con m=0.8…………………………………………...41

Figura 4.4. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=0.8…….....43

Figura 4.5. FFT y THD de la tensión de salida entre fases del CMLIH con m=0.8…………….44

Figura 4.6. Tensión de salida del CMLIH con m =1...………………………………………......45

Figura 4.7. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=1…………47

Figura 4.8. FFT y THD de la tensión de salida entre fases del CMLIH con m=1…………….…48

Figura 4.9. Tensión de salida del CMLIH con m=0.8……………………………………….…..49

Figura 4.10. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=0.8….…..50

Figura 4.11. FFT y THD de la tensión de salida entre fases del CMLIH con m=0.8………..….51

Figura 4.12. Desfase existente con m=0.8…………………………………………………..…..52

Figura 4.13. Tensión de salida del CMLIH con m=1………………………………….….….....53

Figura 4.14. FFT y THD de la tensión de fase a neutro del CMLIH con m=1……………........54

Figura 4.15. FFT y THD de la tensión entre fases del CMLIH con m=1……………………....55

Figura 4.16. Desfases existentes con m=1………………………………………………….......56

Figura 5.1. THD obtenida….…………………………………………………………….……..58

Figura A1. Diagrama electrónico del módulo L298N…...……………………………………..63

Figura B1. Diagrama electrónico del modulador…………………………………………….....64

Figura C1. Plataforma de simulación del CMLIS con falla en una celda……………………...65

Figura C2. Tensión de salida del IMCS con falla…..…………………………………….….....65

Figura D1. Patrón de conmutación fase A……..…………………………………………....….71

Figura D21. Patrón de conmutación fase B y C…….……………………………………....…..71

Figura E1. Gráfica de desbalance de tensión permitido……………………………………..….72

cenidet Contenido

V

Lista de tablas

Tabla 2.1. Características fundamentales de los inversores multinivel………………………….17

Tabla 2.2. Características fundamentales de las técnicas de modulación......................................23

Tabla 3.1. Características de la plataforma de prueba…………………………………………...26

Tabla 3.2. Características del CMLIH………………………….…………………………………...28

Tabla 4.1. Niveles de tensión y THD del CMLIH simulado…………………………………….56

Tabla 4.2. Niveles de tensión y THD del CMLIH implementado……………………………….56

Tabla 5.1. Comparación de THD entre el CMLIH y trabajos realizados en CENIDET………...59

Tabla C1. Niveles de tensión y THD del CMLIS implementado………………………………..70

Tabla E.1. THD permitida según la L0000-45…………………………………………………..72

Tabla E.2. THD permitida según la IEEE 519…………………………………………………..72

cenidet Contenido

VI

Acrónimos

APOD Disposición alterna opuesta de fase

CD Corriente directa

CD-CA Corriente directa-Corriente alterna

CENIDET Centro Nacional de Investigación y Desarrollo Tecnológico

CMLI Inversor multinivel en cascada

CMLIA Inversor multinivel en cascada asimétrico

CMLIH Inversor multinivel en cascada híbrido

CMLIS Inversor multinivel en cascada simétrico

DCMLI Inversor multinivel con diodos de enclavamiento

DSEP Dispositivos semiconductores de potencia

EPROM Memoria de solo lectura programable borrable

FCMLI Inversor multinivel con condensador flotado

FFT Transformada rápida de Fourier

FPGA Arreglo de compuertas programables en campo

PD Disposición de fase

POD Disposición opuesta de fase

PSPWM Corrimiento de fase de portadoras

PWM Modulación por ancho de pulso

THD Distorsión armónica total

cenidet Contenido

VII

Simbología

Capacitor

Capacitor para la fuente de CD

Vectores de conmutación

Desbalance de voltaje máximo

Frecuencia de operación

Estado de conmutación

Potencia de fase

Señal portadora

Interruptor 1

Voltaje de la componente armónica

Voltaje de corriente directa

Voltaje nominal de la componente fundamental

Valor pico del voltaje entre fases

Voltaje promedio del voltaje entre fases

Ciclo de trabajo

Joules por fase

Joules por celda

Índice de modulación

Niveles de tensión en la señal de salida

Fuentes de corriente directa

Tiempo muerto

Microfaradio

Desfasamiento

Orden de armónico

Ampere

Corriente

Resistencia

Periodo

Celda

Ángulo de disparo

cenidet Contenido

VIII

Resumen

Este trabajo de tesis presenta el diseño e implementación de un inversor multinivel en

cascada híbrido de 7 niveles (sistema trifásico configurado como inversor multinivel en cascada

asimétrico en la fase A e inversor multinivel en cascada simétrico en las fases B y C), el cual es

una alternativa de conversión de energía de CD-CA. La principal característica del inversor

multinivel es la de sintetizar el voltaje de salida en escalones de tensión, de manera que los

dispositivos semiconductores sólo manejan el valor de tensión de un escalón; esta característica

hace que las topologías multinivel sean una excelente opción para la conversión de CD-CA.

La implementación de la etapa de potencia del inversor multinivel en cascada híbrido se

realizó en una plataforma de prueba existente en CENIDET. Para desarrollar la etapa de control

del inversor se utiliza la técnica de modulación PWM sinusoidal para la fase A y la técnica

eliminación selectiva de armónicos para las fases B y C.

Antes de implementar el inversor multinivel en cascada híbrido, se llevaron a cabo diversas

simulaciones, las cuales permitieron estudiar los efectos causados a la onda de salida

relacionados principalmente con los niveles de tensión y la THD.

Los resultados obtenidos en esta investigación están dentro de los niveles de desbalance de

tensión permitidos y cubren con los valores de variación de THD sugeridos por la norma L0000-

45.

Finalmente, se cumple con el objetivo de conseguir un voltaje de salida entre fases

balanceado con THD reducida.

cenidet Contenido

IX

Abstract

This thesis presents the design and implementation of a seven level hybrid cascaded

multilevel inverter (three-phase system configured as an asymmetrical cascade multilevel inverter

on phase A and symmetric cascade multilevel inverter on phases B and C), which is a DC-AC

power conversion alternative. The main feature of the multilevel inverter is to synthesize the

output voltage into voltage steps so that the semiconductor devices only handle the voltage of a

step. These features make of the multilevel topologies an excellent choice for DC-AC conversion.

The implementation of the power stage of the hybrid cascaded multilevel inverter was

performed on a platform existing at CENIDET. The PWM sinusoidal modulation technique on

phase A and the selective harmonic elimination technique on phases B and C are used to develop

the control stage for the inverter.

Before implementing the hybrid cascaded multilevel inverter, several simulations were

carried out under different conditions; these simulation allowed to study the effects on the output

waveform mainly related to voltage levels and THD.

The results obtained on this investigation are within the unbalanced permitted voltage levels

meeting the THD variation between phases suggested by the standard L0000-45.

Finally the objective of achieving an output voltage between phases balanced with low THD

is obtained.

1

Capítulo 1 Introducción

En este capítulo se describen de manera breve los antecedentes de los inversores multinivel,

se realiza el estudio del estado del arte y se plantea la problemática a resolver; además, se

agrega la propuesta de solución y los objetivos, tanto generales como particulares que se

conseguirán con el desarrollo de este tema de investigación. Posterior a esto, se agrega la

hipótesis, los alcances, las aportaciones del trabajo y finalmente se presenta la organización del

documento.

1.1 Antecedentes

En la actualidad, el avance tecnológico en el área de la electrónica ha permitido desarrollar

sistemas de media y alta potencia, que otorgan confiabilidad e incrementan la eficiencia de los

procesos, aunque sin lograr obtener una completa inmunidad a las fallas de alimentación de la red

eléctrica, fallas en la fuente de CD (corriente directa), en los Dispositivos Semiconductores de

Potencia (DSEP) o las fallas que se presentan en la carga [1]. Por ello día a día existe un creciente

interés y necesidad de desarrollar sistemas tolerantes a fallas, que en un corto tiempo realicen el

diagnóstico de falla (detección, localización e identificación [2]) para evitar averías que pongan

en riesgo la integridad humana, ambiental y económica. Una aplicación muy interesante en el

área de la electrónica de potencia es la implementación del convertidor de CD-CA (corriente

directa a corriente alterna) también conocido como inversor con tolerancia a fallas, ya que dichos

sistemas encuentran muchas aplicaciones en procesos críticos en una amplia gama de disciplinas,

en las que destacan las aplicaciones dentro de la industria aérea, nuclear, petrolera, minera,

cementera, metalúrgica, siderúrgica [3], [4], entre otras.

El inversor puede ser del tipo convencional (de dos y tres niveles) y del tipo multinivel (de

más de tres niveles), el cual destaca sobre los convencionales por sus características: reducción de

estrés en los DSEP, la mejora de la rapidez en la respuesta dinámica del inversor, así como la

disminución en la distorsión armónica total THD (Total Harmonic Distortion) [5].

Las configuraciones tradicionales del inversor multinivel son: inversor multinivel con diodos

de enclavamiento DCMLI (Diode Clamped Multilevel Inverter), inversor multinivel con

condensador flotado FCMLI (Flying Capacitor Multilevel Inverter) e inversor multinivel en

cascada CMLI (Cascade Multilevel Inverter); de éste se deriva el inversor multinivel en cascada

simétrico CMLIS (Cascade Multilevel Inverter Symmetric) y el inversor multinivel en cascada

asimétrico CMLIA (Cascade Multilevel Inverter Asymmetric), de la aplicación de ambas

derivaciones en sistemas trifásicos surge el inversor multinivel en cascada híbrido CMLIH

(Cascade Multilevel Inverter Hybrid), el cual conserva las características generales de un inversor

multinivel, y en conjunto con la apropiada técnica de modulación es capaz de obtener mayor nú-

Cenidet Capítulo 1 Introducción

2

mero de niveles y menor THD [6]. De manera adicional es importante mencionar que gracias a su

configuración el CMLIH puede ser propuesto como una solución al diagnóstico de falla, para

compensar el desbalance ocasionado por la presencia de una falla en una fase de un CMLIS

trifásico y así pertenecer a la clasificación de sistemas tolerantes a fallas.

Las técnicas de modulación aplicadas principalmente en CMLI son: la modulación por ancho

de pulso sinusoidal PWM (pulse-width modulation), la eliminación selectiva de armónicos y la

técnica de modulación vectorial [7].

Este trabajo de tesis se enfoca en el estudio e implementación de un modulador integrado a

un CMLIH (fase A configurada como CMLIA y las fases B y C como CMLIS), en las cuales se

utilizan la técnica de eliminación selectiva de armónicos y la técnica de modulación PWM

sinusoidal (ver figura 1.1) para controlar la conmutación de los DSEP que integran cada fase.

MODULADOR

Técnica de

modulación

eliminación

selectiva de

armónicos

CMLIH

Fase A Fase B Fase C Fase C

Técnica de

modulación

PWM

sinusoidal

Fase BFase A

Etapa de potencia

Configurada

como

CMLIA

Configurada

como

CMLIS

Técnica de

modulación

PWM

sinusoidal

Configurada

como

CMLIS

Etapa de control

Figura 1.1. Diagrama de bloques del modulador integrado a un CMLIH.

Es indispensable aclarar que a pesar de que el CMLIH puede ser propuesto como un sistema

tolerante a falla, presentándose como una solución al diagnóstico de falla (ya que posee

tendencias de aplicación como reconfiguración analítica) para compensar el desbalance

ocasionado por la presencia de una falla en una fase de un IMCS trifásico, la localización, la

detección y la estimación de dicha falla queda fuera del alcance de este tema de tesis. El trabajo

se centra entonces en la validación de la configuración del CMLIH y el estudio e implementación

de las técnicas de modulación que ofrecen mejores resultados al aplicarse en dicho inversor, para

conseguir un balance de tensión entre fases con THD reducida.

1.2 Estado del arte

La función principal de los inversores es generar una corriente alterna a partir de una fuente

de corriente continua [8]. En la literatura los inversores se dividen en convencionales (de dos y

tres niveles) y los multinivel (de más de tres niveles), que se basan en un arreglo de

semiconductores y fuentes CD que forman un voltaje de salida alterno; las conmutaciones de los

DSEP permite el escalonamiento de varios niveles de la señal de salida corrigiendo el deterioro

de la calidad de la energía en la red eléctrica que ocasionan los inversores convencionales.


3

Los estudios reportados en la literatura que son considerados esenciales para el análisis de los

inversores son [9], [10] y [11]. En [9] se analizan las características más relevantes de los

inversores multinivel y sus diferentes topologías; describe las ventajas en comparación con los

inversores convencionales, anota una breve descripción de las aplicaciones reales, proporciona

una introducción de las técnicas de modelado y describe las estrategias de modulación más

comunes para cada una de estas topologías. En [10] se presentan los tipos de control relevantes y

el desarrollo de métodos de modulación para esta familia de convertidores, se enfoca a las

técnicas de modulación por ancho de pulso sinusoidal, eliminación selectiva de armónicos y

modulación vectorial, para finalizar se muestran algunas aplicaciones industriales y aspectos

tecnológicos. Y en [11] se realiza una comparación de estos inversores basándose en los criterios

de la calidad en la tensión de salida, en la complejidad de los circuitos de potencia y los costos de

implementación.

Estudiando de manera particular el DCMLI, en [12] se presenta el diagrama electrónico, las

principales características de operación, las ventajas y desventajas de dicha configuración. En

[13] se presenta un DCMLI de 5 niveles con tolerancia a fallas, el cual propone una nueva

configuración que es desarrollada a través de la modificación de la señal de control que resulta

del análisis de las fallas de los dispositivos de alimentación; la validez del esquema propuesto es

confirmado por los experimentos realizados en un prototipo de una sola fase, obteniendo un

DCMLI con tolerancia a fallas con capacidad que mejora la fiabilidad del sistema.

La configuración del FCMLI, las principales características de operación, las ventajas y

desventajas son reportadas en [14] y en [15] se analiza un inversor de cuatro niveles con

condensadores flotantes tolerante a fallas, para lo cual se utilizan interruptores adicionales que

aíslan la falla; los condensadores trabajan a diferentes tensiones dando la oportunidad de tener

redundancia material para obtener un voltaje balanceado. La mayoría de los inversores

implementados con esta topología son de tres niveles debido a que con un número mayor de

niveles se dificulta su realización por el número elevado de diodos de enclavamiento; además, a

mayor cantidad de niveles el control presenta mayor complejidad.

El CMLI es otra configuración derivada del inversor multinivel la cual tiene diversas

aplicaciones en el área industrial [3] y [4], en sistemas de generación de energía eléctrica

renovable [16] y [17], entre otras. La configuración de este inversor, las principales

características de operación, las ventajas y desventajas son reportadas en [18].

Se analizaron dos artículos que estudian un inversor multinivel de siete niveles tolerante a

falla, que utilizan interruptores bidireccionales para aislar la falla; en [19] los estados de

conmutación de las células se controlan con la técnica de modulación vectorial, la cual requiere

un gran cálculo matemático para su aplicación. En [20] se usa la técnica de modulación PWM

sinusoidal para obtener un balance de tensión, este trabajo realiza el cálculo del porcentaje de


4

degradación que obtiene con la relación del voltaje efectivo de salida con falla y el voltaje

efectivo sin falla.

En [21] se presenta un inversor en cascada de 11 niveles que utiliza la modulación PWM

sinusoidal para generar las señales de compuerta, las cuales se reasignan cuando existe una falla.

En este trabajo se obtiene una operación nominal sólo cuando existe una célula con falla ya que

cuando se tienen dos células con falla se obtiene el 50% de degradación del voltaje.

Los trabajos de investigación presentados anteriormente muestran la importancia que toma la

aplicación de las técnicas de modulación en los inversores multinivel; por ello, se realizó un

estudio bibliográfico para conocer las características de operación de las técnicas más utilizadas.

En [22] se aporta una comparación entre las diferentes estrategias de conmutación para

convertidores multinivel en cascada, enfocándose principalmente al estudio de la técnica PWM

sinusoidal y la técnica de modulación vectorial. La comparación se basa en la distorsión armónica

total de un inversor multinivel en cascadas de cinco niveles.

Una comparación de las variantes que existen de la técnica de modulación PWM sinusoidal

se estudia en [23], el método de comparación se basa en la calidad espectral del voltaje de salida,

además este trabajo propone una técnica de modulación adicional a los métodos basados en

PWM sinusoidal. Los resultados de la técnica de modulación propuesta son comparados y

verificados en simulación con la técnica PWM sinusoidal aplicada a un inversor multinivel en

cascada de cinco niveles.

El estudio detallado del algoritmo de control vectorial se encuentra en [19], este análisis es

interesante ya que, ante la presencia de una falla en el inversor multinivel, la onda de salida no

sufre degradación, debido a que la técnica de modulación aplicada hace uso de los estados

redundantes de conmutación, de esta manera el algoritmo propuesto es capaz de producir un

equilibrio de fase a neutro con la mínima distorsión armónica. Los resultados obtenidos en

simulación son verificados experimentalmente en un inversor multinivel en cascada de 7 niveles.

El análisis de la técnica de modulación eliminación selectiva de armónicos se presenta en

[24], el cual se enfoca en la simulación e implementación de inversores de 5 y 7 niveles. El

objetivo de este trabajo es describir la eficacia de la eliminación de los armónicos de orden

seleccionado, además se describe una aplicación en la que se propone un algoritmo que reduce

significativamente la carga computacional; característica que facilita su aplicación.

En CENIDET se ha realizado una ardua investigación relacionada con los inversores

multinivel. El primer trabajo realizado se enfoca al estudio e implementación de un inversor

multinivel, el cual analiza las tres topologías existentes, elabora una comparación entre ellas para

determinar cual presenta más ventajas para su aplicación en el área de calidad de la energía al


5

utilizarse como filtro activo, realiza una evaluación de las técnicas de modulación aplicables a

inversores multinivel y menciona algunas de sus áreas de aplicación [25].

El segundo trabajo reportado estudia la técnica de modulación PWM implementada en un

FPGA para aplicaciones en inversores multinivel en cascada, lleva a cabo un estudio general de

los dispositivas lógicos programables aplicados en electrónica de potencia y reporta un análisis

del contenido armónico de las señales de tensión obtenidas con el patrón de conmutación

empleado [26].

Un tercer trabajo se enfoca en el análisis del inversor multinivel en cascada tolerante a fallas,

usa la estrategia de modulación PWM, que ante la presencia de falla de cortocircuito o circuito

abierto en un interruptor de potencia provoca que las señales de compuerta se reconfiguren para

obtener un voltaje línea-línea balanceado [27]. Consecutivamente se realizó el desarrollo de un

inversor que sugiere su aplicación en sistemas de generación eólico, la técnica de modulación

aplicada es la de corrimientos de fase de multiportadoras, la cual se seleccionó con base en un

análisis de las diversas técnicas de modulación. La implementación del modulador programado se

realizó en un FPGA (Field Programmable Gate Array) que tiene como objetivo gobernar el

encendido y apagado de los interruptores [28].

Por último se encuentra el diseño y construcción de un inversor multinivel simétrico

monofásico de 7 niveles, que tiene la característica de emular fallas en los interruptores de cada

celda que componen al inversor; además, es capaz de operar con diferentes técnicas de

modulación con el fin de facilitar estudios futuros relacionados con diagnóstico de fallas,

tolerancia a fallas y confiabilidad [29].

1.3 Problemática

Considerando el creciente interés y necesidad de desarrollar inversores que sean capaces de

entregar un voltaje de salida entre fases balanceado con THD reducida, el problema abordado en

esta investigación consiste en validar la configuración del CMLIH en la plataforma de prueba del

CMLI trifásico desarrollada en CENIDET y realizar el estudio e implementación de las técnicas

de modulación que ofrecen mejores resultados al aplicarse en dicho inversor, con la finalidad de

conseguir un balance de tensión entre fases con una THD reducida.

1.4 Propuesta de solución

La solución del problema comienza con el análisis y corrección de la plataforma de prueba

del CMLI trifásico existente en CENIDET. Una vez concluida esta actividad se propone el

estudio y selección de las técnicas de modulación para cada una de las fases; posteriormente se

realiza la implementación del modulador, en seguida se procede al acoplamiento del inversor con


6

dicho modulador y finalmente se obtienen y reportan los resultados obtenidos en el IMCH

implementado para concluir con el tema de investigación.

1.5 Objetivo general y objetivos particulares

Objetivo general:

Conseguir el balance de tensión entre fases con THD reducida en el IMCH ante las

condiciones de diseño de la plataforma de pruebas.

Objetivos específicos:

Estudiar las técnicas de modulación empleadas en inverso multinivel en cascada

(simétrico y asimétrico).

Analizar en simulación las técnicas de modulación adecuadas, tanto para la celda del

convertidor multinivel simétrico como para la celda del convertidor multinivel asimétrico.

Implementar la etapa de control para la fase asimétrica y las dos fases simétricas.

Acoplar los controles a la maqueta experimental del IMC existente en CENIDET.

Para cumplir con el estudio del convertidor propuesto en este tema de tesis se debe lograr

el balance de tensión entre fases con THD reducida en comparación con un IMCS con

falla en una de sus celdas.

1.6 Alcances y aportaciones

Los alcances obtenidos con la realización de este trabajo de investigación son:

o La implementación del modulador para el IMCH.

o La validación del IMCH en la plataforma de prueba de baja potencia existente en

CENIDET.

o La reducción en los resultados de THD obtenidos en el IMCH en comparación con el

IMCS con falla en una celda.

Las aportaciones conseguidas con el desarrollo de este tema de tesis son:

o Con la hibridación del sistema se incrementan los márgenes de estabilidad otorgando un

mejor uso de los recursos disponibles.

o Reducción en el costo de implementación al obtener más niveles con menos DSEP.


7

o Se contribuye a la investigación en el área de inversores con tolerancia a falla, aportando

una nueva configuración capaz de obtener un óptimo funcionamiento aún ante la

presencia de una falla en un IMCS trifásico.

o Se otorga mayor confiabilidad y eficiencia al tener mayor cantidad de niveles con menos

DSEP.

1.7 Organización del documento

El documento ha sido organizado en 5 capítulos. El capítulo 1 está constituido por los puntos

establecidos anteriormente.

En el capítulo 2 se estudia el inversor multinivel, se analizan las topologías derivadas del

mismo y se enlistan las características que poseen cada una de ellas. Se realiza un estudio sobre

las técnicas de modulación aplicadas en inversores multinivel enfocándose a la vectorial, la PWM

sinusoidal y la técnica de eliminación selectiva de armónicos; finalmente se realiza una

evaluación para elegir las técnicas de modulación apropiadas para cada fase y así poder

desarrollar el modulador del IMCH.

El capítulo 3 está dedicado al estudio y corrección de la plataforma de prueba y al diseño e

implementación del modulador del inversor.

El capítulo 4 se divide en tres partes principales. En la primera parte se presenta el

comportamiento en simulación del CMLIH con índices de modulación de 0.8 y 1, en la segunda

parte se obtienen los resultados de la implementación del IMCH con los mismos índices de

modulación aplicados en simulación, y finalmente, en la tercera parte se recopilan los resultados

de un CMLIS con falla en una de sus celdas con índices de modulación de 0.8 y 1.

El capítulo 5 presenta las conclusiones realizadas mediante la comparación de los resultados

obtenidos, además se proponen recomendaciones y trabajos futuros.

8

Capítulo 2 Inversores multinivel

El capítulo se basa en el estudio de las topologías derivadas del inversor multinivel y las

técnicas de modulación más usadas en el inversor multinivel en cascada, como lo son, la técnica

de modulación vectorial, la PWM sinusoidal y la técnica de modulación por eliminación

selectiva de armónicos, también realiza un análisis detallado en el cual evalúa las

características de cada una de las técnicas mencionadas y decide cuál aporta mejores beneficios

en la implementación del inversor multinivel en cascada híbrido.

2.1 Inversor multinivel

El objetivo principal que tiene la electrónica de potencia es realizar de manera eficiente la

conversión de la energía eléctrica, lo que se consigue mediante rectificadores (convertidores de

corriente alterna a corriente directa), cicloconvertidores (convertidores de corriente alterna a

corriente alterna), fuentes conmutadas (convertidores de corriente directa a corriente directa) y de

inversores (convertidores de corriente directa a corriente alterna)[30]; éste último es el tópico

central en el estudio de esta investigación, en la figura 2.1 se muestra su clasificación principal.

INVERSORES

CONVENCIONALESMULTINIVEL

(MÁS DE TRES NIVELES)

MEDIO PUENTE

(2 NIVELES)

PUENTE COMPLETO

(3 NIVELES)EN CASCADA (CMLI)

CON CONDENSADOR

FLOTADO (FCMLI)

CON DIODOS DE

ENCLAVAMIENTO

(DCMLI)

Figura 2.1. Clasificación de los inversores.

El inversor multinivel destaca sobre los inversores convencionales debido a las siguientes

características[28]:

Cada interruptor bloquea solamente la tensión correspondiente a un nivel de CD de la

onda de salida, evitando el desequilibrio estático y dinámico de la conexión en serie de los

DSEP.

Genera ondas de salida con tensiones superiores a la capacidad de bloqueo de los

interruptores.

Pueden operar en un intervalo amplio de frecuencia de conmutación, en función de las

características de operación de los interruptores usados.

Cenidet Capítulo 2 Inversores multinivel

9

La potencia de los inversores se incrementa al elevar el número de niveles de tensión, sin

necesidad de incrementar la corriente, evitando así mayores pérdidas durante la

conducción y mejorando el rendimiento del inversor.

El voltaje de salida en un inversor multinivel presenta un contenido armónico menor que

el de un inversor convencional implementado bajo las mismas condiciones de operación.

La respuesta dinámica del inversor es más rápida al emplear filtros de salida de menor

tamaño.

A mayor cantidad de niveles en la onda de salida la THD disminuye, reduciéndose

proporcionalmente el peso y tamaño del filtro de salida del inversor (en caso de

requerirse).

Los inversores multinivel se construyen por arreglos de interruptores alimentados por fuentes

de CD, los cuales son agrupados en módulos que, en conjunto con un adecuado patrón de

conmutación (técnica de modulación), generan niveles de tensión en la salida que asemejan una

onda sinusoidal. Las técnicas de modulación más aplicadas en los inversores multinivel son las

mostradas en la figura 2.2 [22] y son detalladas más adelante.

TÉCNICA DE

MODULACIÓN

VECTORIALELIMINACIÓN SELECTIVA

DE ARMÓNICOS

PWM CON

DISPOSICIÓN DE

PORTADORAS

PWM CON

CORRIMIENTO DE

FASE DE PORTADORA

PWM SINUSOIDAL

DISPOSICIÓN

ALTERNA OPUESTA

DE FASE (APOD)

DISPOSICIÓN DE FASE

(PD)

DISPOSICIÓN

OPUESTA DE FASE

(POD)

Figura 2.2. Técnicas de modulación para los inversores multinivel.

El diagrama general utilizado para representar un inversor multinivel de dos, tres y n niveles,

es el mostrado en la figura 2.3, en el cual los DSEP se representan por interruptores ideales con

varias posiciones, que se encargan de generar diferentes niveles en la onda de voltaje de salida de

un inversor con s fuentes de voltaje. El número de niveles que se obtiene está dado por:

(2.1)


10

Vc

Vc

Vc

Vc

Vc

Vc

a

a

a

0 0 0

Va0Va0

Va0C1

C1

C1

C2

C2

Cn

000

carg

a

carg

a

carg

a

Figura 2.3. Convertidor de dos, tres y n niveles respectivamente.

El inversor multinivel se puede dividir en tres topologías fundamentales [9], tal como lo

muestra la figura 2.1; en los siguientes puntos se describe cada una de ellas y se enlistan sus

ventajas y desventajas.

2.2 Inversor multinivel con diodo de enclavamiento

Esta topología es la primera configuración multinivel estudiada, surge en el año de 1981 y

fue reportada por Nabae [31], la figura 2.4 presenta el diagrama electrónico de un inversor

monofásico de tres niveles, cuya construcción requiere n-1 condensadores en el bus de CD, 2(n-

1) interruptores para n niveles de tensión deseados a la salida y (n-1)(n-2) diodos de

enclavamiento por fase.

S1

S2

a

S1´

S2´

C2

C1

VCD

V1

V2

V3

Figura 2.4. DCMLI de tres niveles.

Los diodos de enclavamiento permiten fijar los niveles de tensión en la salida y pueden llegar

a manejar el voltaje de más de un nivel, a pesar de que los interruptores principales sólo manejan

la tensión de uno de ellos; sin embargo, para poder realizar esto se necesita de un diodo


11

conectado en serie para repartir las tensiones, lo que eleva la cantidad de dispositivos y,

consecuentemente, el costo del inversor. Esta topología puede extenderse a cualquier número de

niveles; sin embargo, presenta como desventaja desbalances de tensión en el bus de CD.

Las ventajas que presenta el DCMLI son:

o El método de control es simple para un sistema multinivel de pocos niveles.

o El flujo de potencia reactiva puede ser controlada al cargar y descargar los condensadores

del bus de CD.

Desventajas:

o Si el número de niveles de tensión es elevado (mayor de 5 niveles) se requiere gran

cantidad de diodos, de manera que la construcción se vuelve compleja, costosa e

impráctica de implementar.

o Es necesario controlar el voltaje en los condensadores para mantener el punto neutro; al

incrementar el número de niveles esto se torna complejo,

o Con la técnica de modulación adecuada es posible considerarlo un sistema tolerante a

fallas, sin embargo, para aislar la falla se tiene que cortocircuitar una fase completa o usar

interruptores auxiliares por cada interruptor de la topología, lo cual lo convierte en un

sistema muy costoso.

o Es difícil obtener el control del flujo de potencia activa debido a que en esta topología se

maneja la potencia activa proveniente de los condensadores; como éstos tienden a

descargarse, provocan un desbalance de tensión en el bus de CD.

2.3 Inversor multinivel con condensador flotado

Esta topología surge en el año de 1992 y fue reportada por Meynard [32]. La estructura es

parecida al DCMLI pero utiliza condensadores en lugar de diodos para establecer los niveles de

tensión; la figura 2.5 presenta el diagrama electrónico de un inversor monofásico de tres niveles,

que para su construcción requiere n-1 condensadores en el bus de CD, 2(n-1) interruptores para n

niveles de tensión deseados a la salida y (n-1)(n-2)/2 capacitores auxiliares por fase. Cada

condensador debe mantener una tensión fija; sin embargo, debido a que los condensadores no

siempre están cargados, el convertidor presenta grandes problemas para mantener equilibrados

los niveles de tensión. En este caso, la técnica de modulación implementada debe corregir dicho

problema mediante la implementación de un control muy complejo; además, en esta topología es

necesario cargar previamente los condensadores antes de empezar a operar como inversor, por lo

tanto, el arranque se torna lento.


12

S1

S2

a

S2´

S1´

C2 C1

VCD

Figura 2.5. FCMLI de tres niveles.

Las ventajas que presenta el FCMLI son:

o El esfuerzo en tensión de los DSEP se reduce a medida que aumentan los niveles en la

onda de salida, debido a que se reduce la tensión que maneja cada dispositivo.

o Para su implementación requiere una gran cantidad de condensadores de almacenamiento.

o Proporciona combinaciones extra de conmutación para balancear los niveles de tensión;

esto también es utilizado para balancear las pérdidas por conmutación o por conducción

de los DSEP.

Las desventajas que presenta esta topología son:

o La cantidad de condensadores usados aumenta proporcionalmente con el número de

niveles obtenidos en la onda de salida.

o El número excesivo de condensadores hacen al inversor muy voluminoso.

o El control del inversor es el más complicado entre los inversores estudiados en este

trabajo, ya que se encarga de controlar las conmutaciones de los DSEP del inversor y

también controla la tensión en todos los condensadores.

o Casi nunca se considera un sistema tolerante a fallas, ya que con una avería los

condensadores se cargan de diferentes tensiones arrojando al sistema al colapso

irremediable.

2.4 Inversor multinivel en cascada

Su configuración está basada en la conexión en cascada de inversores puente completo

(celdas), en los cuales las fuentes de CD son independientes de cada inversor conectado. La onda

de salida se forma mediante arreglos de conmutación en los DSEP, controlados por una técnica

de modulación, de tal manera que la onda de voltaje de salida corresponde a la suma (o también


13

diferencia) de las fuentes de CD de cada una de las celdas, esta configuración evita el uso de

diodos de enclavamiento para la alimentación del bus de CD, por lo que reduce

considerablemente los problemas de desbalance en tensión.

Una característica que vale la pena mencionar es que, debido a su estructura, se puede

aumentar fácilmente el número de niveles agregando celdas en cascada, sin tener que rediseñar la

etapa de potencia [18]. El CMLI se clasifica en simétrico y asimétrico; éste se divide en

asimétrico de potencia dos y en asimétrico de potencia tres (ver figura 2.6). En la figura 2.7(a), se

muestra un inversor multinivel de 7 niveles implementado como CMLIS, mientras que en la

figura 2.7(b) se muestra un CMLIA de potencia 2 del mismo número de niveles implementado

con menos celdas.

CMLIACMLIS

CMLI

De potencia 3De potencia 2

Figura 2.6. Clasificación del CMLI.

VCD

S1

S1´

+-

S2´

S2

a

b

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

VCD

S1

S2´

+-

S2

S1´

a

b

Celda 1

2VCD

S3

S4´

+-

S4

S3´

Celda 2

a) b)

Figura 2.7. CMLI de 7 niveles a) simétrico b) asimétrico de potencia 2.


14

Las ventajas y desventajas de los CMLI son las siguientes:

Ventajas.

o Requiere un número reducido de condensadores, ya que no es necesario conectarlos en

paralelo con los DSEP, para obtener el funcionamiento del inversor.

o La tensión de salida se incrementa conforme aumenta el número de celdas, sin afectar la

tensión que soportan los DSEP.

o Su configuración, en conjunto con la técnica de modulación, permiten reestructurar el

sistema para tolerar fallas; esto se debe a que la técnica de modulación permite

reconfigurar los estados de conmutación de los DSEP.

Desventajas.

o La cantidad de fuentes de CD aisladas que alimenta el bus de CD aumenta

proporcionalmente con las celdas que integran el inversor.

La diferencia de la clasificación del CMLI radica en los niveles de tensión en las fuentes que

alimentan las celdas del inversor. Enseguida se describen detalladamente las características del

CMLI.

2.4.1 Inversor multinivel en cascada simétrico

En esta configuración los niveles de alimentación de cada una de sus celdas son de la misma

magnitud, tal y como se muestra en la figura 2.7(a); cada celda proporciona tres niveles de

tensión que son: +VCD, 0 y -VCD, el número de niveles (n) generados en la tensión de salida

depende del número de celdas (z) y está dado por la ecuación 2.2.

(2.2)

2.4.2 Inversor multinivel en cascada asimétrico

Esta clasificación posee la misma configuración que el CMLIS, pero en este caso los niveles

de tensión de CD de cada celda del inversor son de valores diferentes (la célula que maneja

mayor voltaje es más vulnerable a fallas), como se observa en la figura 2.7(b). Con esta

característica se pueden obtener más niveles en la onda de salida con el mismo número de

elementos utilizados en un CMLIS.


15

Como se menciono; el CMLIA se divide en CMLIA potencia 2 y en CMLIA potencia 3, las

características de cada uno son descritas a continuación:

Inversor multinivel en cascada asimétrico de potencia 2

El CMLIA de potencia 2 es alimentado con fuentes de tensión ponderadas en forma binaria,

es decir, la alimentación en cada celda es VCD, 2VCD, 4VCD, 8VCD y así sucesivamente hasta

alimentar todas las celdas que integran el inversor; en la figura 2.7(b), se muestra un ejemplo,

donde el número máximo de niveles se calcula mediante la ecuación 2.3.

(2.3)

donde:

n = Cantidad de niveles que se obtienen en la onda de salida.

z = Cantidad de celdas que integran el inversor.

Inversor multinivel en cascada asimétrico de potencia 3

La diferencia del CMLIA de potencia 3 radica en el voltaje de alimentación de cada puente

completo, obteniendo más niveles con los mismos componentes que el caso anterior. Para

implementar este inversor los niveles de tensión de las fuentes deben incrementase en un orden

de potencia 3 (VCD, 3VCD, 9VCD, 27VCD); la fórmula para calcular el número de niveles se

representa en la ecuación 2.4.

(2.4)

donde:

n = Cantidad de niveles que se obtienen en la onda de salida.

z = Cantidad de celdas que integran el inversor.

2.4.3 Inversor multinivel en cascada híbrido

El CMLIH es la combinación de la configuración simétrica con la asimétrica implementada

en un sistema trifásico; es decir es un inversor multinivel en cascada trifásico con una celda

asimétrica de potencia 2 y dos celdas simétricas. La figura 2.8 muestra el CMLIH, para el cual

los niveles en la onda de salida están dados por la ecuación 2.3 para la fase A y por la ecuación

2.2 para la fase B y C.


16

La característica más interesante del CMLIH es que se puede obtener el mismo número de

niveles en la onda de tensión de salida con un número diferente de DSEP en sus fases. Dicha

característica aumenta su relevancia si se piensa en el desbalance en tensión de un CMLIS

trifásico, provocado por la degradación de una de las celdas que integran la fase, ya que este

problema puede ser solucionado al hacer los cambios pertinentes y acoplar el sistema para que

opere como un CMLIH; de esta manera se corregiría el desbalance y se continuaría con una

operación aceptable. Sin embargo, si existe falla en una celda de la fase A, el desbalance es

irremediable ya que con una celda sólo se consiguen tres niveles de tensión a la salida.

VCD

S1

S1´

+-

S2´

S2

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

VCD

S1

S1´

+-

S2´

S2

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

VCD

S1

S2´

+-

S2

S1´

Celda 1

2VCD

S3

S4´

+-

S4

S3´

Celda 2

NEUTRO

FASE A

FASE B FASE C

S5´ S5´

Figura 2.8. CMLIH de siete niveles.

En la tabla 2.1 se recopilan las características más relevantes de las configuraciones

descritas. Y se observa que el CMLI requiere menos componentes para su implementación;

además, su modularidad es sencilla, consigue una THD reducida y presenta una alta flexibilidad

para aumentar el número de niveles en la onda de salida.

Con base en este análisis se concluye que el CMLI refleja mejores características en

comparación con las otras topologías derivadas del inversor multinivel, ya que posee más beneficios en

un amplio escenario de operación. De esta manera queda justificado por qué este tema de tesis

centra su estudio en la implementación de un CMLI.


17

Tabla 2.1. Características fundamentales de los inversores multinivel.

PARAMETROS DCMLI FCMLI

CMLI

CMLIS CMLIA

CMLIH Potencia 2 Potencia 3

Diodo de

descarga libre 2(n-1) 2(n-1) 2(n-1) 2(n-1) 2(n-1) 2(n-1)

Interruptores 2(n-1) 2(n-1) 2(n-1) 2(n-1) 2(n-1) 2(n-1)

Diodo de

enclavamiento (n-1)*(n-2) 0 0 0 0 0

Capacitores

para el bus de

CD

(n-1) (n-1) (n-1)/2 (n-1)/2 (n-1)/2 (n-1)/2

Capacitores de

balanceo 0 (n-1)* (n-2)/2 0 0 0 0

Modularidad Complicada Complicada Sencilla Sencilla Sencilla Sencilla

Flexibilidad

para elevar un

nivel de tensión

Reducida Alta Media Media Media Alta

Apropiado para

manejar

energía reactiva

Si Si Si Si Si Si

Apropiado para

menejar

energía activa

No Si Si Si Si Si

Niveles de

salida s+1 s+1 2z+1 2z+1-1 3z

Depende de su

alimentación

THD Media Alta Media Reducida Reducida Reducida

2.5 Técnicas de modulación

Las técnicas de modulación son muy importantes para definir el desempeño de los inversores

multinivel. Debido a lo reportado en el estado del arte se conoce que las técnicas de modulación

más aplicadas en la implementación del CMLI son la PWM sinusoidal, la eliminación selectiva

de armónicos y la vectorial (figura 2.2), las cuales son explicadas a continuación.

2.5.1 PWM sinusoidal

Esta es la técnica más popular para el disparo de los interruptores en los inversores

multinivel. Su popularidad se debe a que posee capacidad para variar la amplitud de la tensión de

salida modificando el índice de modulación, a su rápida implementación, a que proporciona la

posibilidad de tolerar y principalmente a los buenos resultados que presenta en una amplia gama

de operación, incluso en un escenario de sobre modulación. La técnica PWM sinusoidal se forma

de la comparación de una señal moduladora (sinusoidal con índice de modulación m) con varias

señales portadoras (triangulares) para generar el patrón de conmutación de los DSEP. Para la

implementación de esta técnica se requieren n-1 señales portadoras (donde n es la cantidad de

niveles en la onda de tensión de salida).


18

Recordando la figura 2.2, en la que se muestran las diferentes técnicas de modulación

aplicadas en inversores multinivel, vemos que la técnica PWM sinusoidal se divide en:

1) Corrimiento de fase de portadoras PSPWM (Phase Shifted Pulse Width Modulation).

2) Disposición de portadoras PWM, que a su vez se dividen en:

a) Disposición de fase PD (Phase Disposition).

b) Disposición opuesta de fase POD (Phase Opposition Disposition).

c) Disposición alterna opuesta de fase APOD (Alternative Phase Opposition

Disposition).

A continuación se describe cada variante mencionada de la técnica PWM sinusoidal.

1) Corrimiento de fase de portadoras PSPWM.

Centra su aplicación en el FCMLI y en el CMLI; La característica principal de esta técnica es

la de realizar corrimientos de fase entre portadoras, con la finalidad de posicionar el rizo de

conmutación a una frecuencia mayor a la de conmutación, lo que reduce el contenido armónico

de la tensión de salida. Las señales portadoras se encuentran desfasadas según la cantidad de

niveles del inversor. El desfasamiento se determina por la ecuación 2.5.

(2.5)

La figura 2.9(a) muestra el corrimiento de fase entre portadoras para un inversor de 7 niveles,

en el cual el desfase es de 60º.

2) Disposición de portadoras PWM.

Las tres variantes de esta técnica centran su aplicación en DCMLI e CMLI, a continuación se

describen las características de cada una.

a) PD, para su implementación, las señales portadoras deben coincidir en fase, pero

desplazadas por un nivel positivo y negativo de CD, ver figura 2.9(b). Su principio de

operación se basa en la comparación de la señal moduladora de referencia (señal

sinusoidal), con respecto a las señales portadoras (señales triangulares de alta frecuencia

de la misma magnitud acomodas en bandas contiguas) para determinar el patrón de

conmutación de los DSEP.

b) POD. En esta técnica de modulación las señales portadoras están desplazadas por

incrementos de CD igual que en la técnica PD, en este caso las señales portadoras que se

encuentran por encima de cero están en fase y las señales portadoras que se encuentran


19

por debajo de cero presentan un corrimiento de fase de 180° tal y como se muestra en la

figura 2.9(c). En este caso se sigue el mismo principio de operación que el punto anterior

para lograr determinar el patrón de conmutación de los interruptores.

c) APOD. Muestra las portadoras desplazadas por incrementos de CD igual que en la

técnica anterior, el desfase de las señales portadoras es de 180º una respecto a la

contigua como se muestra en la figura 2.9(d). El principio de operación para determinar

el patrón de conmutación de los interruptores en este punto es semejante al descrito en la

técnica PD.

a) b)

c) d) Figura 2.9. Técnica de modulación PWM sinusoidal a) Corrimiento de fase PSPWM, b) Disposición de fase PD, c)

disposición opuesta de fase POD y d) Disposición alterna opuesta de fase APOD.

2.5.2 Eliminación selectiva de armónicos

La técnica de eliminación selectiva de armónicos es una estrategia de modulación que

pertenece a la clasificación de técnicas de frecuencia fundamental. La implementación de esta

técnica ofrece bajas pérdidas por conmutación en los DSEP debido a que sólo conmutan una vez


20

por ciclo, su implementación es fácil y su aplicación es conveniente, ya que al emplearse es

posible conseguir una reducida THD sin necesidad de utilizar filtros de salida [25].

Esta técnica permite tener simetría de cuarto de onda (figura 2.10), esto se refiere a que sólo

es necesario encontrar los ángulos de disparo presentes en el primer cuarto de onda, y los demás

se encuentran sumándole o restándole ¼ de onda (π = 90°) o ½ de onda (2π = 180°), según el

ángulo que se desee encontrar.

α1 α2 α3 π/20 α5 α6 α7 α8

Donde

α4 = π/2

α5 = π - α4

α6 = π - α3

α7 = π - α2

α8 = π - α1

¼ de onda

Figura 2.10. Ángulos de disparo en una señal con similitud de ¼ de onda.

Para encontrar los ángulos de disparo se recurre al análisis de series de Fourier, se parte de la

ecuación 2.6 debido a que la onda es una función periódica impar con un periodo T [33].

(2.6)

donde:

(2.7)

(2.8)

Para un inversor multinivel de n niveles es necesario separar la integral de acuerdo a los

ángulos de disparo existentes en el primer cuarto de la onda; por ejemplo, la figura 2.10

corresponde a un inversor multinivel de 7 niveles, en este caso la integral se divide en 4 partes

(ecuación 2.9), que corresponden al ángulo α1, α2, α3 y α4 (los niveles de tensión que existen

entre ellos son: de 0 a α1 existe 0 volt (V), de α1 a α2 hay 1/3V, de α2 a α3 hay 2/3V y en α4

existe 1V).


21

(2.9)

El siguiente paso es encontrar los ángulos de disparo utilizando el sistema de ecuaciones que

resultan de 2.9, lo cual se torna más complejo a medida que aumenta el número de niveles en la

onda de tensión de salida del inversor; sin embargo, este problema se domina al emplear paquetes

computacionales, con los cuales se consigue la solución de las ecuaciones.

2.5.3 Técnica de modulación vectorial

La técnica de modulación vectorial fue ampliamente usada en los años 80´s en convertidores

convencionales y tuvo bastante éxito gracias a su característica de aprovechar al máximo el bus

de CD, llegando a operar en la zona de sobre modulación [28]. Actualmente centra su aplicación

en el DCMLI y el FCMLI, debido a que optimiza las conmutaciones y permite que el control de

los interruptores sea de alta eficiencia [34]. Para implementar la modulación vectorial se utilizan

procesadores digitales de señales que se encargan de agilizar su implementación; sin embargo, la

desventaja surge al aplicar esta técnica de modulación en inversor de varios niveles (> 5), ya que

la complejidad del desarrollo matemático aumenta considerablemente, tornando a algoritmos

difíciles de implementar debido al consecuente incremento de la carga computacional [35] .

En la modulación vectorial la tensión de salida deseada se expresa como un vector de

referencia, dentro del mapa de vectores de conmutación. La longitud del vector se relaciona con

la amplitud y la frecuencia de la tensión de salida. En este método de modulación es importante

distinguir entre estados de conmutación (L) y vectores de conmutación (D), debido a que

diferentes vectores se pueden implementar con varios estados; así tenemos que el número de L

está en función del número de niveles (n) dado por la ecuación 2.10, los cuales conforman cierta

cantidad de D dadas por la fórmula 2.11.

(2.10)

(2.11)

La complejidad de la selección de los vectores y los estados de conmutación se incrementan

de manera severa cuando se incrementa el número de niveles. Debido a que la mayoría de los

vectores poseen múltiples estados de conmutación, por lo que se tiene que encontrar un medio

sistemático que calcule todos los estados y seleccione el más adecuado [20]. En la figura 2.11 se


22

aprecia el aumento de los estados de conmutación a medida que aumenta la cantidad de niveles

en la onda de salida.

Este método comprende principalmente dos etapas que son: la determinación de los tres

vectores más cercanos al vector de referencia y el cálculo de los ciclos de trabajo de cada vector.

El cálculo del vector de referencia DREF se realiza con el promedio de los tres vectores más

cercanos a dicho vector, mediante la solución de la ecuación 2.12.

(2.12)

Donde d1, d2 y d3 representan los ciclos de trabajo de los vectores D1, D2 y D3

respectivamente.

Los ciclos de trabajo se encuentran mediante un amplio análisis matemático explicado

detalladamente en [34]. Para finalizar, dado el vector de referencia, el modulador debe determinar

las posiciones adecuadas de los interruptores y de esta manera optimizar el funcionamiento del

inversor.

a) b)

Figura 2.11. Mapa de vectores de conmutación para inversores multinivel a) De tres niveles, b) De cuatro niveles.

En la tabla 2.2 se recopilan las características que destacan en cada una de las técnicas de

modulación estudiadas, con el fin de compararlas y elegir cuál de ellas es la que aporta más

ventajas en la implementación del CMLIH.


23

Tabla 2.2. Características fundamentales de las técnicas de modulación.

PARAMETROS

TECNICA DE MODULACIÓN

VECTORIAL PWM sinusoidal Eliminación Selectiva

de Armónicos

THD Reducida Reducida Reducida

Complejidad Elevada Sencilla Sencilla

Aplicaciones DCMLI e FCMLI FCMLI e CMLIS CMLIA

Flexibilidad de aplicación a

medida que aumenta el

número de niveles

Baja (se recomienda su

aplicación en inversores de 5 niveles como maximo)

Elevada Media

La técnica de modulación seleccionada para la fase A es la de eliminación selectiva de

armónicos, ya que sus características de operación mostradas en la tabla 2.2 son muy aceptables

para la implementación del CMLIH; además, según la literatura, la técnica PWM sinusoidal no es

aplicada en inversores asimétricos y la técnica de modulación vectorial centra su aplicación en

inversores con 5 niveles como máximo.

La técnica de modulación PWM sinusoidal en su variante PD se seleccionó para aplicarse en

la fase B y C, debido a que es fácil de implementar, la flexibilidad que tiene al aumentar el

número de niveles es elevada y además presenta una THD reducida; estas características se

encuentran reflejadas en los resultados exitosos reportados en [36], [23] y [37].

24

Capítulo 3 Estudio de la plataforma de prueba

y construcción del modulador y construcción del modulador

Este capítulo está dedicado al estudio y corrección de la plataforma de prueba del CMLIS

trifásico de 7 niveles existente en CENIDET, y al diseño, simulación e implementación del

modulador del CMLIH.

3.1 Introducción

El CMLIH será implementado en una plataforma de pruebas elaborada en CENIDET. Por lo

tanto, es indispensable estudiar el sistema para conocer sus características fundamentales y de ser

necesario realizar los cambios pertinentes para obtener el funcionamiento correcto del CMLIH.

3.2 Estudio de la plataforma de prueba

La plataforma de prueba construida en CENIDET corresponde a un CMLIS trifásico de 7

niveles. La distribución utilizada para su implementación consta de tres etapas, tal y como se

representa en la figura 3.1.

Rectificadores

Transformadores

Inversores

Multinivel en

Cacada

Fase CFase BFase A

Figura 3.1.Distribución general de la plataforma de prueba.

Cenidet Capítulo 3 Estudio de la plataforma de prueba y construcción del modulador

25

Cada una de las etapas es descrita a continuación.

1. Etapa de transformadores. Conecta la red eléctrica a la entrada de los transformadores por

medio de fusibles. El modelo de los transformadores usados es el TR24-1.2A con tap central,

utiliza tres de ellos en cada fase para cumplir satisfactoriamente con la característica de los

CMLIC que dice, que las fuentes de alimentación de cada celda deben ser independientes

una de las otras.

2. Etapa de rectificación. La salida de cada uno de los transformadores es conectada a un

rectificador (UTL KBL04), que envía la señal rectificada al regulador de voltaje LM317 a

través de un capacitor de 1000μF-63V; en conjunto se encargan de alimentar el bus de CD

del CMLIS con 30V. En esta etapa se agrega un regulador LM7805 para obtener el nivel de

tensión de 5V que activa el módulo que integra los inversores puente completo (L298N).

3. Inversores Multinivel en Cascada. La etapa 3 se construye con tres módulos L298N

conectados en cascada para cada fase, internamente cada uno de ellos integra dos inversores

puente completo que utilizan la misma fuente de alimentación (tal y como se observa en el

anexo A). En la implementación del sistema sólo se ocupa un puente completo de cada

módulo debido a que en un CMLIS no se puede usar una misma fuente de alimentación para

dos celdas, cada uno de ellos soporta 46V y 4A [38]. En la plataforma se conecta el L298N

al emisor del transistor de un aislador acoplado ópticamente (optoacoplador TLP521-2) que

es conectado a las señales de la interfaz del control; en la figura 3.2 se muestra a manera de

diagrama de bloques un ejemplo de dicha conexión aplicada en una fase.

CARGA

DIS

PO

SIT

IVO

PR

OG

RA

MA

DO

VCD

S1

S1´

+-

S2´

S2

VCD

S3

S3´

+-

S4´

S4

VCD

S5+

-

S6´

S6

SE

ÑA

LE

S D

E C

ON

TR

OL

´S5

´

CONTROL OPTOACOPLADORES INVERSORES MULTINIVEL EN CASCADA

ETAPA DE POTENCIA

Figura 3.2. Diagrama a bloques de las señales de control con la etapa de potencia.

La tabla 3.1 muestra las características principales para la cual se diseñó originalmente la

plataforma de prueba [39].


26

Tabla 3.1. Características de la plataforma de prueba.

Magnitud Fórmula Magnitud Unidades

Voltaje de entrada VCD 30 V

Voltaje de entrada rms VCD rms 21.21 Vrms

Voltaje de salida pico 3*VCD 90 VP

Voltaje de salida rms VP/ 63.63 Vrms

Voltaje pico entre fases VP*2 180 VPff

Voltaje rms entre fases VPff / 103.92 Vrmsff

Carga resistiva

90 Ω

Corriente

1 A

Potencia total de fase VP*I 90 W

Enseguida se realiza un estudio para confirmar que los componentes utilizados en la

implementación de la plataforma de prueba cubren con las características de diseño; los

componentes analizados son: el transformador TR24-1.2A, el condensador del bus de CD de

1000μF a 63V, el regulador de voltaje LM317 y finalmente el módulo L298N. A continuación se

menciona cada uno de ellos de acuerdo al orden mencionado.

Considerando los datos recopilados en la tabla 1, se puede decir que la elección del

transformador TR24-1.2A, con características de 127V-60Hz de entrada y 24Vrms-1.2A de salida,

es el adecuado para la implementación de la plataforma experimental, ya que la corriente

demandada por la carga es de 1A y el voltaje del bus de CD de 30V. (21.21Vrms).

El valor del condensador utilizado en la implementación de la plataforma de prueba para el

bus de CD es de 1000μF a 63 V, para comprobar que la elección de este componente cubre con

las condiciones de diseño, se aplicaron las fórmulas 3.1 y 3.2; los datos necesarios para realizar

los cálculos fueron tomados de la tabla 3.1. La fórmula 3.1 calcula los joules para la potencia de

cada fase (90W) durante un ciclo de línea T.

(3.1)

Los joules obtenidos mediante la ecuación 3.1 se dividen entre el número de celdas que

integran la fase; en este caso se tienen tres celdas por fase debido a que se trata de un CMLIS

trifásico de 7 niveles, por lo tanto, cada celda utiliza Jf /3 joules. Posteriormente se resuelve la

ecuación 3.2 que calcula el valor del condensador para el bus de CD.


27

(3.2)

El valor obtenido demuestra que el capacitor utilizado (1000μF a 63 V) no cubre con la

característica de diseño, en la sección 3.3 de esta investigación se explica detalladamente cómo se

corrige este problema.

El regulador LM317 es un dispositivo capaz de otorgar de 1.2V a 37V y soporta una

corriente de 1A. La corriente que demanda la plataforma de prueba es de 1A (valor que se

encuentra al límite de las características de diseño). El CMLIS está diseñado para ser alimentado

en cada una de sus celdas con un nivel de tensión de 30V. Por lo tanto se puede decir que el

regulador cubre con las características necesarias.

El módulo L298 soporta un nivel de tensión de 46V y 4A, valores que exceden las

magnitudes de 30V y 1A aplicados en el desarrollo de la plataforma experimental. Cabe

mencionar que el implementar la plataforma con el módulo L298N trae grandes beneficios, ya

que debido a su estructura tiene la función de acondicionar las señales de mando para activar las

compuertas de los DSEP. Internamente agrupa un arreglo de compuertas que se encargan de

generar las señales complementarias para conmutar a los interruptores de cada rama, además se

encarga de generar un tiempo de apagado en los DSEP (tiempo muerto) que evita que se

provoque un cortocircuito en la fuente de alimentación al realizar las conmutaciones en los

interruptores figura 3.3.

S1

S2

Tiempo

(µs)

señal

complemento

VCD

S1

S1´

+-

S2´

S2

Tiempo muerto

Figura 3.3. Señal de conmutación y tiempo muerto de una celda.

Internamente el módulo L298N cuenta con dos inversores puente completo, (en la

implementación del CMLIS sólo se usa uno) haciendo que la cantidad de componentes necesarios

para la construcción del inversor sea mucho menor; igualmente requiere pocos elementos

externos para conseguir su funcionamiento reduciendo el tamaño y costo.

En este punto se finaliza el análisis de los dispositivos enlistados. A continuación se

presentan las modificaciones realizadas a la plataforma experimental para obtener el

funcionamiento del CMLIH.


28

3.3 Corrección de la plataforma de prueba

Para implementar el CMLIH se requiere un sistema que tenga dos fases simétricas y una

asimétrica de potencia 2, la plataforma de prueba estudiada con anterioridad posee tres etapas

simétricas, por lo que es indispensable realizar los cambios pertinentes en una de sus fases para

conseguir el funcionamiento de un CMLIA.

La plataforma de prueba está diseñada para alimentar cada celda con un nivel de tensión de

30V, para pasar del CMLIS al CMLIA es necesario eliminar una celda y alimentar las otras con

30 y 60V, sin embargo, el transformador sólo es capaz de suministrar un nivel de 33.9V máximo,

así que se redujeron los niveles de tensión de cada una de las celdas que integran las fases del

CMLIS a 15V, para que al doblar la tensión en una de las celdas de la fase del CMLIA no se

exija más tensión de la que el transformador es capaz de proveer.

En este punto se repite el cálculo del condensador debido a que el valor implementado en la

plataforma de prueba no cumple con las características de diseño; para el cálculo se reduce la

potencia a 25W para que la corriente demanda por el inversor no esté en el límite de las

características de operación del regulador LM317. Para el análisis se repitieron las fórmulas 3.1 y

3.2. El valor del condensador calculado es de 1235μF. En la implementación del CMLIH se

utilizó uno de 1470μF a 63V, que se consiguió conectando en paralelo el capacitor utilizado en la

plataforma de prueba de 1000μf a 63V con otro de 470μF a la misma tensión. Las características

con las cuales se implementó el CMLIH se muestran en la tabla 3.2.

Tabla 3.2. Características de la plataforma de prueba.

Magnitud Fórmula Magnitud Unidades

Voltaje de entrada CMLIA VCD 30 V

Voltaje de entrada rms

CMLIA VCD rms 21.21 Vrms

Voltaje de entrada CMLIS VCD 15 V

Voltaje de entrada rms

CMLIS VCD rms 10.60 Vrms

Voltaje de salida pico 3*VCD 45 VP

Voltaje de salida rms VP/ 31.81 Vrms

Voltaje pico entre fases VP*2 90 VPff

Voltaje rms entre fases VPff / 63.63 Vrmsff

Carga resistiva

81 Ω

Corriente

0.55 A

Potencia total de fase VP*I 25 W


29

3.4 Diseño del modulador

La técnica de modulación es muy importante para definir el desempeño del CMLIH, en el

capítulo 2 se realizó un análisis sobre las características de las técnicas de modulación

implementadas en los CMLI, posteriormente al análisis se seleccionó la técnica de eliminación

selectiva de armónicos para generar el patrón de conmutación de la fase A, y la técnica PWM

sinusoidal en su variante PD para generar el control de las conmutaciones en los DSEP de las

celdas que integran las fases B y C.

En los siguientes puntos se presenta la simulación y construcción de los patrones de

conmutación para cada una de las fases con índices de modulación de 0.8 y 1 (se utilizan estos

valores por ser el rango mínimo y máximo en el cual el inversor multinivel presenta mejores

resultados según [25]). Se considera que la fase B y C se encuentran desfasadas 120° y 240°

respectivamente a la fase A.

3.4.1 Implementación del modulador para la fase A

Antes de realizar la simulación e implementación de la técnica de modulación para la fase A,

es necesario encontrar los ángulos de disparo que generan el patrón de conmutaciones de los

DSEP, los cuales se obtienen a partir de la solución de las ecuaciones 3.4, 3.5 y 3.6. La ecuación

3.3 surge de la solución de la ecuaciones 2.9.

(3.3)

Para cuando N vale 3, 5 y 7, se obtienen las siguientes ecuaciones.

(3.4)

(3.5)

(3.6)

La solución del sistema de ecuaciones se realizó mediante un programa desarrollado en el

software Matlab, con el cual se encontró que con un índice de modulación igual a 1, α1 es igual a

11.67°, α2 es igual a 26.93° y α3 es igual a 56.05°.


30

Antes de llevar a cabo la implementación del modulador del CMLIH, es necesario realizar la

simulación del patrón de conmutación que controla el encendido y apagado de cada uno de los

DSEP, con el fin de corroborar su funcionamiento. Para realizar la simulación del patrón de

conmutación generado mediante la técnica de modulación eliminación selectiva de armónicos, se

recurrió al software Psim desarrollado por la compañía Powersim, que está diseñado para

aplicaciones electrónicas. La plataforma de control simulada de la fase A y el patrón de

conmutación obtenido se muestran en la figura 3.4(a). En seguida se presentan las características

consideradas para realizar la simulación.

Índice de modulación= 1

Tiempo de simulación= 50ms

Desfasamiento= 0°

α1 = 11.67°

α2 = 26.93°

α3 = 56.05°

b)

S1

S2

S3

S4

a) b) Figura 3.4. a) Simulación de la plataforma de control para la fase A, b) Patrón de conmutación con m=1.

La señal S1´, S2´, S3´y S4´ de la figura 3.4 corresponden a las señales invertidas de S1, S2,

S3, y S4, respectivamente.

Para la implementación del patrón de conmutación mostrado en la figura 3.4(b), es necesario

simular en Matlab/Simulink el mismo patrón de conmutación y guardar los datos generados en

vectores, con el único fin de extrapolarlos a un dispositivo programable que controle las

conmutaciones de los DSEP de la fase A del CMLIH.

En la figura 3.5 se presenta el diagrama simulado para conseguir el patrón de conmutación,

en anexo B se presenta una descripción de cada uno de los bloques utilizados en dicho diagrama

y en la figura 3.6 se observa el patrón de conmutación obtenido.


31

Figura 3.5. Plataforma de control para la fase A en Matlab/Simulink.

Figura 3.6. Patrón de conmutación para la fase A con m=1.

El dispositivo programable seleccionado para enviar las señales de la etapa de control hacia

el CMLIH es la memoria EPROM M27C256B, la cual fue programada con el programador

TOPMAX. Para la implementación del modulador se usó la memoria seleccionada, un contador,

un inversor impulsor y un buffer; que tienen la finalidad de mejorar la calidad de las señales

generadas en la memoria. El diagrama electrónico elaborado en Isis/Proteus se presenta en el

anexo B.

En la figura 3.7(a) se presenta el patrón de conmutación implementado con índice de

modulación de 1. Finalmente para conseguir el patrón de conmutación para la fase A con índice

de modulación de 0.8 mostrado en la figura 3.7(b), se siguieron los mismos pasos realizados con

índice de modulación de 1.


32

a) b)

Figura 3.7. Patrón de conmutación para la fase A, a) con m=1, b) con m=0.8.

3.4.2 Implementación del modulador para la fase B

La técnica de modulación seleccionada para la fase B, es la técnica PWM sinusoidal en su

variante PD, que consiste en comparar 6 señales portadoras triangulares en fase, acomodadas de

manera continua a diferentes niveles de voltaje con una señal moduladora sinusoidal; figura

2.9(b).

Para realizar la simulación del patrón de conmutación generado mediante esta técnica con

índice de modulación igual a 1, se usó el software Psim, la plataforma de control simulada de la

fase B y el patrón de conmutación obtenido se muestran en la figura 3.8, en seguida se presentan

las características consideradas para realizar la simulación.

Índice de modulación= 1

Frecuencia de portadora= 3600Hz

Frecuencia de moduladora= 60Hz

Desfasamiento de moduladora= 120°

Tiempo de simulación= 16.6ms

La señal S1´, S2´, S3´, S4´, S5´ y S6´ de la figura 3.8(a), corresponden a las señales

invertidas de S1, S2, S3, S4, S5 y S6 respectivamente.

Para la implementación del patrón de conmutación mostrado en la figura 3.8(b), es necesario

simular en Matlab/Simulink el mismo patrón de conmutación y guardar los datos generados en

vectores, siguiendo el mismo procedimiento realizado para la implementación de la fase A.


33

a)

b)

S1

S2

S3

S4

S5

S6

a) b) Figura 3.8. a) Simulación de la plataforma de control para la fase B, b) Patrón de conmutación con m=1.

En la figura 3.10 se presenta el diagrama simulado en Matlab/Simulink para conseguir el

patrón de conmutación, en el cual se utiliza la ecuación característica de una señal triangular

(ecuación 3.7) para generar la señal portadora (SP, ver figura 3.9). En el anexo B se presenta una

descripción de los bloques usados en dicho diagrama.

(3.7)

0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

x 10-3

-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

0.4

0.5

Tiempo (ms)

Figura 3.9. Señal portadora.

En la figura 3.11 se observa el patrón de conmutación obtenido con el diagrama a bloques de

la figura 3.10.


34

Figura 3.10. Plataforma de control para la fase B en Matlab/Simulink.

Figura 3.11. Patrón de conmutación para la fase B con m=1.


35

El dispositivo programable seleccionado para enviar las señales del control hacia la fase B

del CMLIH, es la misma memoria seleccionada para implementar el modulador de la fase A

(memoria EPROM M27C256B).

Para la implementación del patrón de conmutación se utilizó el diagrama electrónico del

anexo B. Las figuras 3.12(a) y 3.12(b), presentan el patrón de conmutación obtenido en la

implementación con un índice de modulación igual a 1, en ellas se muestran las señales S1, S2,

S3, y S4, S5, S6 respectivamente, que son las que controlan el encendido y apagado de los DSEP

de la fase B. Finalmente en las figuras 3.12(c) y 3.12(d) se observa el patrón de conmutación

implementado con un índice de modulación igual a 0.8.

a) b)

c) d)

Figura 3.12. Implementación del patrón de conmutación para la fase B, a) S1, S2 y S3 con m=1, b) S3, S4 y S5 con

m=1, c) S1, S2 y S3 con m=0.8, d) S3, S4 y S5 con m=0.8.


36

3.4.3 Implementación del modulador para la fase C

La técnica de modulación seleccionada para la fase C es la misma que en el caso anterior

(técnica PWM sinusoidal en su variante PD). Para realizar la simulación del patrón de

conmutación mostrado en la figura 3.13(a), se siguen exactamente los mismos pasos que en la

implementación de la fase B, ya que la diferencia entre estas fases radica únicamente en el

desfase que presenta la señal moduladora (240°); ver figura 3.13(b).

a)

b)

S1

S2

S3

S4

S5

S6

a) b) Figura 3.13. a) Simulación de la plataforma de control para la fase C, b) Patrón de conmutación con m=1.

El diagrama a bloques simulado en Matlab/Simulink para generar el patrón de conmutación

es el mostrado en la figura 3.10, en la figura 3.14 se observa el patrón de conmutación obtenido.

Las figuras 3.15(a) y 3.15(b) presentan el patrón de conmutación implementado con un

índice de modulación igual a 1, en ellos se muestran las señales S1, S2, S3, y S4, S5, S6

respectivamente. Finalmente en 3.15(c) y 3.15(d) se observa el patrón de conmutación

implementado con un índice de modulación igual a 0.8.

En este punto se finaliza la corrección de la plataforma de prueba existente en CENIDET y

con la construcción del modulador para el CMLIH.


37

Figura 3.14. Patrón de conmutación para la fase C con m=1.

a) b)

c) d)

Figura 3.15. Implementación del patrón de conmutación para la fase B, a) S1, S2 y S3 con m=1, b) S3, S4 y S5 con

m=1, c) S1, S2 y S3 con m=0.8, d) S3, S4 y S5 con m=0.8.

38

Capítulo 4 Resultados de simulación

y experimentales y experimentales y experimentales

Este capítulo se divide en tres partes principales. En la primera parte se presenta el

comportamiento del CMLIH con índices de modulación de 0.8, en la segunda parte se obtienen los

resultados del CMLIH con índice de modulación de 1 y finalmente, en la tercer parte se recopilan

los resultados obtenidos tanto del CMLIH como del CMLIS trifásico con falla en una de sus

celdas, implementado adicionalmente en esta investigación para realizar una comparación

cualitativa de los resultados.

4.1 Introducción

El funcionamiento del CMLIH depende de la etapa de control y la etapa de potencia; el

diagrama de bloques que representa estas etapas se muestra en la figura 4.1.

Modulador del IMCH

Inversor multinivel en cascada híbrido

Carga resistiva

Señales

de

control

ETAPA DE CONTROL ETAPA DE POTENCIA

Fase A

Fase B

Fase C Fase A Fase B Fase C

Figura 4.1. Diagrama a bloques del CMLIH.

La operación del CMLIH se verificó de forma teórica recurriendo a simulaciones en el

software Psim y de manera práctica realizando pruebas en la plataforma del CMLIH, los

resultados obtenidos son comparados de manera general con [27] y [28], y de manera particular

con un CMLIS trifásico con falla en la fase A (ver anexo C), debido a el CMLIH puede ser una

Cenidet Capítulo 4 Resultados de simulación y experimentales

39

solución para compensar el desbalance ocasionado por la presencia de una falla en una fase del

CMLIS trifásico de 7 niveles.

En el anexo C se presenta de manera adicional los resultados de implementación del CMLIS

con falla en la fase A, los cuales se obtuvieron en la misma plataforma de prueba usada en la

implementación del CMLIH.

4.2 CMLIH con índice de modulación de 0.8

Previamente a la implementación del CMLIH se llevaron a cabo simulaciones de la etapa de

control en conjunto con la etapa de potencia, con la finalidad de verificar diferentes

características, como el funcionamiento de las técnicas de modulación PWM sinusoidal y

eliminación selectiva de armónicos, así como analizar el cálculo de la THD considerando

diferentes índices de modulación. En la figura 4.2 se muestra la plataforma elaborada en el

software Psim simulada bajo las siguientes características.

Fase A

Fase B y C

Tiempo de

simulación= 40 ms Tiempo de simulación= 40 ms

Carga resistiva= 81Ω Carga resistiva= 81Ω

Índice de modulación= 0.8 y 1 Índice de modulación= 0.8 y 1

Número de celdas= 2 Número de celdas= 3

Tiempo de muestreo= 2μs Tiempo de muestreo= 2μs

Tensión de

alimentación en celda=

Celda1=15V

Celda2=30V

Tensión de alimentación

en celda= 30V

Desfasamiento= 0° Desfasamiento = Fase B 120°

Fase C 240°

Ángulos de disparo

para m=0.8

α1=29.50°

α2=54.53°

α3=64.56°

Frecuencia de la

moduladora= 60 Hz

Ángulos de disparo

para m=1

α1=11.67°

α2=26.93

α3=56.05

Frecuencia de la

portadora= 3600 Hz

El tiempo de muestreo elegido se debe a la capacidad de muestreo que tiene el osciloscopio

Tektronix, utilizado en la verificación experimental del CMLIH (modelo TDS3054B). La

selección de las demás características es justificada en el capítulo 3.

En la figura 4.2 se muestra la manera de conectar el patrón de conmutación con los DSEP de

cada fase (el anexo D representa de manera detallada dicha conexión), se observa que una señal

de disparo controla dos DSEP (principal y complemento) de cada celda; el interruptor


40

complemento recibe la señal de disparo invertida, respecto a la señal de disparo del interruptor

principal. La negación y el retraso de la señal de disparo se generan por medio de la compuerta

lógica NOT, lo que evita un corto circuito en el bus de CD. Además se muestra que la carga

conectada al CMLIH es puramente resistiva y es conectada con la configuración estrella con

neutro flotado.

Figura 4.2. Plataforma de simulación del CMLIH.


41

Resultados de Simulación

En la figura 4.3(a) se presenta la forma de onda de salida de tensión fase neutro del CMLIH,

obtenida en la simulación con un índice de modulación de 0.8, en la figura 4.3(b) se presenta la

tensión entre fases con el mismo índice de modulación.

a)

b)

Figura 4.3. Tensión de salida del CMLIH con m=0.8, a) Tensión fase neutro, b) Tensión entre fases.

Al conectar el sistema entre fases (de fase A a fase B, de fase B a fase C y de fase C a fase

A), la onda de voltaje de salida consigue 11 niveles de tensión debido al índice de modulación

aplicado (figura 4.3(b)); normalmente el número de niveles entre fases de un sistema trifásico con

índice de modulación igual a 1 está dado por la ecuación 4.1, al reducir el índice de modulación

reduce consecuentemente el número de niveles.


42

(4.1)

Los 11 niveles de la onda de tensión de salida obtenida de la fase B a la fase C, son mejor

definidos debido a que las dos fases son controladas con la técnica de modulación PWM

sinusoidal en su variante PD, a diferencia de los niveles presentes en las ondas de tensión de fase

A a fase B y de fase C a fase A, en las cuales, la onda se observa un poco deformada, ya que la

técnica de modulación aplicada en cada fase es distinta.

En las figuras 4.4(a), 4.4(c) y 4.4(e) se muestra la transformada rápida de fourier FFT (Fast

Fourier Transform) de las tensiones fase neutro (fase A, B y C respectivamente) y la THD de

voltaje correspondiente a cada caso, calculada con la ecuación 4.2 [40]. En 4.4(b), 4.4(d) y 4.4(f),

se presenta un acercamiento a los armónicos de mayor magnitud con el fin de observar la

frecuencia y amplitud que presentan.

(4.2)

donde:

Vh = Magnitud de la componente armónica múltiple a la fundamental.

h = Orden de armónico.

Vn = Voltaje nominal del armónico fundamental.

En la figura 4.4 se observa que en el caso de la fase A el contenido armónico de mayor

amplitud se presenta a frecuencias menores de 2.5KHz, mientras que en las fases B y C el

contenido armónico de mayor amplitud se encuentra entre 2.5KHz y 4.5KHz (debido al uso de

diferentes técnicas de modulación). El contenido armónico de alto orden presente en las tres fases

se puede atenuar fácilmente por medio de filtros o por la inductancia que proporciona la carga,

sin embargo ambos casos quedan fuera del alcance de esta tesis ya que el CMLIH está pensado

para operar en alta potencia, conectado a un motor que por su naturaleza actúa como filtro, sin

embargo, antes de realizar las pruebas en alta potencia, es necesario comprobar que la hibridación

del sistema cumple con los objetivos descritos, que aseguran el funcionamiento del sistema en

baja potencia (comprobación realizada en esta investigación con carga puramente resistiva).

En las figuras 4.5(a), 4.5(c) y 4.5(d) se presenta la FFT de la tensión entre fases y la THD

correspondiente a cada caso, en las figuras 4.5(b), 4.5(d) y 4.5(f), se presenta un acercamiento a

los armónicos de mayor magnitud.


43

a) b)

c) d)

e) f) Figura 4.4. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=0.8, a) Fase A, b) Acercamiento

fase A, c) Fase B, d) Acercamiento fase B, e) Fase C, d) Acercamiento fase C.

29.81%

.89%

23.92%

23.91%


44

a) b)

c) d)

e) f) Figura 4.5. FFT y THD de la tensión de salida entre fases del CMLIH con m=0.8, a) Fase A, b) Acercamiento fase

A, c) Fase B, d) Acercamiento fase B, e) Fase C, d) Acercamiento fase C.

25.65%

25.63%

21.71%


45

En la figura 4.5(d) se muestra que los armónicos de tensión entre las fases B y C (ambas

implementadas con la misma técnica de modulación) no incluyen los armónicos de la frecuencia

triples, mientras que los armónicos de tensión de la figura 4.5(b) y 4.5(f) reflejan una

combinación de armónicos presentes entre las fases A-B y C-A respectivamente, lo que trae

como consecuencia un aumento en la THD.

Resultados experimentales

Las pruebas experimentales de operación del CMLIH tomaron como base las características

aplicadas en simulaciones previamente descritas. En la figura 4.1 se muestra el diagrama a

bloques que representa de manera general las etapas que conforman físicamente el CMLIH.

El comportamiento que adopta el CMLIH implementado es semejante al de la plataforma

simulada anteriormente. Los resultados obtenidos de la tensión de salida de fase a neutro con un

índice de modulación de 0.8 se muestran en la figura 4.6(a), en la cual se observan los 7 niveles

esperados. En la figura 4.6(b) se muestra la tensión de salida entre fases, en la cual se obtienen 11

niveles.

a) b)

Figura 4.6. Tensión de salida del CMLIH con m=0.8, a) Tensión fase neutro, b) Tensión entre fases.

Los niveles de tensión de la figura 4.6 no están completamente balanceados, El desbalance

existente en un sistema trifásico se calcula mediante la ecuación 4.3.

(4.3)

donde:


46

Vprom = Promedio de los voltajes entre fases.

DVM= Diferencia de voltaje entre Vprom y la menor tensión entre fases medida.

En la ecuación 4.3a se calcula el desbalance existente en el sistema, considerando que la

menor tensión medida se presenta de la fase B a la fase C con 38.0V, mientras que de la fase A a

la fase B se obtienen 39.7V y de la fase C a la fase A 40.8V.

(4.3a)

En el anexo E se presenta la gráfica que muestra que el desbalance máximo permitido en

sistemas trifásicos según la NEMA MG-1 es de 5% [41], ya que al superar este valor se

compromete el funcionamiento del sistema. Con el resultado obtenido en la ecuación anterior se

comprueba que el CMLIH con índice de modulación 0.8 está dentro del valor permitido.

En las figuras 4.7(a), 4.7(c) y 4.7(e) se presenta la FFT de las tensiones fase neutro (fase A,

B y C respectivamente), así como también los valores de THD de voltaje correspondiente a cada

caso. Para realizar el cálculo de la THD se extrajeron del osciloscopio los datos de la frecuencia y

la magnitud de los armónicos, para ser utilizados en un programa desarrollado en Matlab en el

cual se aplica la ecuación 4.2.

En las figuras 4.7(b), 4.7(d) y 4.7(f) se presenta un acercamiento a los armónicos de mayor

magnitud de la fase A, B y C respectivamente, de la misma manera en que se realizó en

simulación.

Al comparar los resultados del contenido armónico obtenido en la simulación con el obtenido

en la implementación con un índice de modulación igual a 0.8, se observa que en ambos casos el

contenido armónico tiene el mismo comportamiento, los armónicos de mayor amplitud se

presenta a frecuencias menores de 2.5KHz, mientras que en las fases B y C el contenido

armónico de mayor amplitud se encuentre entre 2.5KHz y 4.5KHz. La amplitud de los armónicos

es diferente debido a que en simulación todos los dispositivos utilizados tienen un

comportamiento ideal y las fuentes de alimentación son balanceadas en todo momento, mientras

que en la implementación existen reducidos desbalances en las fuentes de alimentación que

influye en el contenido armónico de la salida.

En las figuras 4.8(a), 4.8(c) y 4.8(e) se presenta la FFT de la tensión entre fases y la THD

correspondiente a cada caso, en 4.8(b), 4.8(d) y 4.8(f) se presenta un acercamiento a los

armónicos de mayor magnitud. De la misma manera que en simulación en las figuras 4.8(b) y

4.8(f) los armónicos de tensión reflejan una combinación de armónicos existentes en las fases AB

y CA respectivamente.


47

a) b)

c) d)

e) f)

Figura 4.7. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=0.8, a) Fase A, b) Acercamiento

fase A, c ) Fase B, d) Acercamiento fase B, e) Fase C, d) Acercamiento fase C.

22.56%

.89%

22.96%

22.28 %


48

a) b)

c) d)

e) f)

Figura 4.8. FFT y THD de la tensión de salida entre fases del CMLIH con m=0.8, a) Fase A, b) Acercamiento fase


18.11%

15.28%

18.09%


49

En la implementación es necesario comprobar que existe un desfase de 120° entre cada una

de las fases, para esto se uso la función de medición de diferencia de fases del osciloscopio. Las

gráficas resultantes son las mostradas en la figura 4.9; la gráfica que corresponde al desfase de

fase a neutro (desfase de la fase A a la fase B, de la fase B a la fase C y de la fase C a la fase A)

es la figura 4.9(a), y la figura 4.9(b) presenta la gráfica que corresponde al desfase entre fases (de

AB a BC, de BC a CA y de CA a AB).

a) b)

Figura 4.9. Desfase existente con m=0.8, a) Desfase de fase a neutro, b) Desfase entre fases.

4.3 CMLIH con índice de modulación de 1

Para realizar la simulación del CMLIH con índice de modulación de 1, se utilizó el diagrama

electrónico mostrado en la figura 4.2. El diagrama a bloques mostrado en la figura 4.1 muestra la

manera en que se implementó físicamente dicho inversor.

Resultados de Simulación

En la figura 4.10(a) se presenta la forma de onda de tensión de salida de fase a neutro de 7

niveles del CMLIH, obtenida en la simulación con un índice de modulación de 1, y en la figura

4.10(b) se presenta la tensión entre fases en la cual se obtienen 13 niveles.


50

a)

b)

Figura 4.10. Tensión de salida del CMLIH con m=1, a) Tensión fase neutro, b) Tensión entre fases.

En las figuras 4.11(a), 4.11(c), y 4.11(e) se presenta la FFT de la tensión fase neutro (fase A,

B y C respectivamente) y la THD de voltaje correspondiente a cada caso. En 4.11(b), 4.11(d) y

4.11(f), se presenta un acercamiento a los armónicos de mayor magnitud. Como era de esperarse

la simulación con índice de modulación igual a 1, tiene el mismo comportamiento que con un

índice de modulación igual a 0.8 (los armónicos se presentan a la misma frecuencia cambiando

solamente su magnitud).

En las figuras 4.12(a), 4.12(c), y 4.12(e), se presenta la FFT de la tensión entre fases y la

THD correspondiente, en 4.12(b), 4.12(d) y 4.12(f) se presenta un acercamiento a los armónicos

de mayor magnitud.


51

a) b)

c) d)

e) f) Figura 4.11. FFT y THD de la tensión de salida de fase a neutro del CMLIH con m=1, a) Fase A, b) Acercamiento

fase A, c) Fase B, d) Acercamiento fase B, e) Fase C, d) Acercamiento fase C.

12.52%

.89%

17.84%

17.84%


52

a) b)

c) d)

e) f)

Figura 4.12. FFT y THD de la tensión de salida entre fases del CMLIH con m=1, a) Fase A, b) Acercamiento fase


12.36%

12.34%

14.80%


53

Resultados de implementación

Los resultados obtenidos de la tensión de salida de fase a neutro con un índice de modulación

de 1 se muestran en la figura 4.13(a), en la cual se observan los 7 niveles esperados. La figura

4.13(b) muestra la tensión de salida entre fases en la cual se obtienen 13 niveles al igual que en

simulación.

a) b)

Figura 4.13. Tensión de salida del CMLIH con m=1, a) Tensión fase neutro, b) Tensión entre fases.

Los niveles de tensión de la figura 4.13 no están completamente balanceados, por lo tanto en

la ecuación 4.3b se calcula el desbalance existente en el sistema, considerando que la menor

tensión medida se presenta de la fase B a la fase C con 45.5V, mientras que de la fase A a la fase

B se obtienen 48.2V y de la fase C a la fase A 48.3V. Según la NEMA MG-1 el desbalance

máximo permitido en sistemas trifásicos es de 5%, con el resultado obtenido en la ecuación 4.3b

se comprueba que el desbalance que presenta el CMLIH con índice de modulación de 1 es

aceptable.

(4.3b)

En las figuras 4.14(a), 4.14(c), y 4.14(e) se presenta la FFT de las tensiones fase neutro,

mientras que en las figuras 4.15(a), 4.15(c), y 4.15(e) se presenta la FFT de la tensión entre fases;

para cada caso se realiza un acercamiento a los armónicos de mayor magnitud y se especifica el

valor de THD calculada. Un punto importante para asegurar el funcionamiento del sistema es

obtener el desfase de 120°entre fases. Para comprobar que existe el desfase necesario se uso la

función de medición de diferencia de fases del osciloscopio. Las gráficas resultantes son las

mostradas en la figura 4.16; la gráfica que corresponde al desfase de fase a neutro (desfase de la

fase A a la fase B, de la fase B a la fase C y de la fase C a la fase A) es la figura 4.16(a), y la


54

figura 4.16(b) presenta la gráfica que corresponde al desfase entre fases (de AB a BC, de BC a

CA y de CA a AB).

a) b)

c) d)

e) f)

Figura 4.14. FFT y THD de la tensión de fase a neutro del CMLIH con m=1, a y b) Fase A, c) Fase B, d) Fase C.

10.81%

.89%

18.71%

20.53%


55

a) b)

c) d)

e) f)

Figura 4.15. FFT y THD de la tensión entre fases del CMLIH con m=1, a) y b) Entre fases A y B, c) Entre fases B y

C, d) Entre fases C y A.

10.78%

11.67%

11.67%


56

a) b)

Figura 4.16. Desfases existentes con m=1, a) Desfase de fase a neutro, b) Desfase entre fases.

En la tabla 4.1 se recopilan los datos obtenidos en simulación del voltaje de salida con

diferentes índices de modulación (0.8 y 1) y la THD presente en cada caso. En la tabla 4.2 se

recopilan los niveles de tensión de salida y THD del CMLIH obtenidos la implementación con

índices de modulación de 0.8 y 1.

Tabla 4.1. Niveles de tensión y THD del CMLIH simulado.

Tensión (Vrms) THD (%)

m=0.8 m=1 m=0.8 m=1

Fase/Neutro

A/N 27.1 33.0 29.81 12.52

B/N 32.3 32.3 23.92 17.84

C/N 32.3 32.3 23.91 17.84

Fase/Fases

A/B 50.8 56.3 25.65 12.36

B/C 50.8 55.6 21.71 14.80

C/A 55.6 56.3 25.63 12.34

Tabla 4.2. Niveles de tensión y THD del CMLIH implementado.


m=0.8 m=1 m=0.8 m=1

Fase/Neutro

A/N 25.1 28.4 22.56 10.81

B/N 21.9 27.0 22.96 18.71

C/N 22.9 25.6 22.28 20.53

Fase/Fase

A/B 40.2 48.2 18.11 10.78

B/C 36.8 44.7 15.28 11.67

C/A 40.6 46.5 18.09 11.67

57

Capítulo 5 Conclusiones y trabajos futuros

En este capítulo se recopilan los aspectos más importantes que se obtuvieron durante el

desarrollo del presente trabajo de tesis. Se presentan las conclusiones elaboradas mediante la

comparación de los resultados obtenidos, y se proponen algunos trabajos futuros para continuar

con la investigación de los CMLIH.

5.1 Conclusiones

Considerando que en la actualidad existe un gran interés y necesidad de desarrollar

inversores que sean capaces de entregar un voltaje de salida entre fases balanceado con THD

reducida, que garanticen a los sistemas una operación adecuada para evitar averías que pongan en

riesgo la integridad humana, ambiental y económica, el desarrollo de esta investigación es de

suma importancia ya que da a conocer los beneficios de una nueva configuración, que cumbre los

aspectos mencionados anteriormente. El desarrollo de esta investigación se enfoca en reportar las

características de operación, el funcionamiento, los resultados obtenidos y las conclusiones del

CMLIH construido a baja potencia.

El análisis realizado para seleccionar las técnicas de modulación del CMLIH concluye que el

patrón de conmutación que controla la fase A, debe ser generado mediante la técnica de

modulación de eliminación selectiva de armónicos, ya que presenta THD reducida y su

complejidad es sencilla. Para las fases B y C se seleccionó la técnica PWM sinusoidal en su

variante PD, debido a que posee como característica una modularidad sencilla, es fácil de

implementar, la flexibilidad que tiene al aumentar el número de niveles es elevada y además

presenta una THD reducida.

Con los resultados obtenidos de simulación se concluyó que sí es posible realizar la

hibridación del sistema; por lo tanto, al aplicar diferentes técnicas de modulación para el control

de las fases del CMLIH se cumple con el objetivo general de este tema de tesis.

En la implementación el CMLIH presenta un desbalance en los niveles de tensión medidos

entre fases de 3.7% y 3.8% para índices de modulación de 0.8 y 1 respectivamente, mientras que

el CMLIS con falla en una de sus celdas obtuvo un desbalance del 3.1% y 5.9% para los mismos

índices de modulación. De acuerdo a la gráfica reportada en anexo D1, el desbalance de tensión

permitido en sistemas trifásicos es del 5%, Por lo tanto, los valores de desbalance del CMLIH se

encuentran dentro del valor establecidos a diferencia del CMLIS con falla, que con índice de

modulación de 1 excede el valor de desbalance permitido.

Cenidet Capítulo 5 Conclusiones y trabajos futuros

58

La tensión de salida medida entre las fases moduladas con distintas técnicas de modulación,

presenta una combinación del contenido armónico presente en cada una de las fases medidas a

neutro, trayendo como consecuencia una THD mayor que la calculada entre las fases que son

moduladas mediante la misma técnica de modulación.

Uno de los objetivos particulares de este tema de tesis es conseguir una THD reducida en

comparación con un CMLIS con falla en una de sus celdas. En la figura 5.1(a) se presentan los

valores de THD obtenidos en la implementación del CMLIH y en la figura 5.1(b) se presentan los

valores de THD del CMLIS con falla en una de sus celdas (ambos implementados con las mismas

condiciones de operación).

a) b)

Figura 5.1. THD obtenida, a) CMLIH, b) CMLIS con falla en una celda.

En la figura 5.1 se observa que la THD mínima se obtiene en el CMLIH con índice de

modulación de 1, presentando una variación entre fases de 0.89%; sin embargo, con un índice de

modulación de 0.8 este inversor presenta la mayor THD en comparación con los resultados

reportados en la misma figura, presentando una variación entre fases de 2.83%.

La norma mexicana L0000-45 es una variante de la norma americana IEEE519, en la cual se

establece que la THD permitida en sistemas trifásicos para tensiones menores a 1KV es de 8%

[42], mientras que la IEEE519 marca un 5% para tensiones menores a 69KV [43] (anexo E). Con

estos datos se observa que la THD obtenida en el CMLIH implementado en la plataforma

experimental de baja potencia (15 V de CD en cada una de las celdas) se encuentra fuera de los

valores sugeridos. Sin embargo, en la literatura se encuentra un amplio estudio de inversores

multinivel, en los cuales se realiza un esfuerzo constante por reducir los valores de THD en la

Cenidet Capítulo 5 Conclusiones y trabajos futuros

59

tensión de salida de los inversores; por lo tanto este trabajo de tesis se compara de manera

general, con los resultados reportados en [27] y [28] recopilados en la tabla 4.3.

Analizando los datos de la tabla 4.3 se observa que con índice de modulación de 0.8 [27]

obtiene menores THD en comparación con el CMLIH, mientras que [28] presenta mayor THD

con ambos índices de modulación.

Tabla 5.1. Comparación de THD entre el CMLIH y trabajos realizados en CENIDET.

THD entre fases (%)

m=0.8 m=1

[27] 13.4 ------

[28] 35.43 26.23

IMCH 18.1 11.6

Con lo expuesto anteriormente quedan cubiertos los objetivos de este tema de tesis,

quedando así, concluida la investigación de manera satisfactoria.

5.2 Trabajos futuros

Este trabajo de tesis finaliza con la construcción y análisis de resultados del CMLIH de baja

potencia, sin embargo se considera que para explotar este tema de investigación es necesario

realizar los siguientes trabajos futuros.

Una vez comprobado en baja tensión que la hibridación del sistema presenta óptimos

resultados, se recomienda crecer en potencia a niveles industriales el CMLIH con la finalidad de

verificar su operación.

Se recomienda desarrollar un CMLIH con filtro de salida y comparar los resultados

obtenidos con los reportados en esta investigación.

Se sugiere completar el esquema de sensado y diagnóstico de falla, para hacer de la

configuración del CMLIH una solución al desbalance de tensión de un CMLIS ocasionado por

una falla en una de sus celdas.

Se recomienda probar una alternativa diferente de modulación para la etapa de control, con el

fin de que el cambio de índice de modulación, el desfasamiento, la frecuencia de la portadora y la

moduladora, se varié de manera automática, sin necesidad de programar una memoria cada vez

que se realiza un cambio en alguno de los parámetros mencionados.

Cenidet Referencias

60

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[30] R. S. G. Tapia, "Convertidor inversor multinivel de nueve niveles," Universidad la salle,

Cuernavaca morelos2007.

[31] I. T. Akira Nabae, Hirofumi Akagi, "A New Neutral-Point-Clamped PWM Inverter," Industry

Applications, IEEE Transactions on, vol. IA-17, pp. 518-523, 1981.

[32] H. F. T. A. Meynard, "Multi-level conversion: high voltage choppers and voltage-source

inverters," in Power Electronics Specialists Conference, 1992. PESC '92 Record., 23rd Annual

IEEE, 1992, pp. 397-403 vol.1.

[33] S. a. Schuster, Análisis de Fourier vol. 1. Nueva York EUA, 1973.

[34] S. A. G. a. M. I. V. Santiago A. Verne, "Modulacion Vectorial de Inversores Multinivel con

Diodos de Enclavamiento con Balance en el Bus de Continua," Revista Iberoamericana de

Automatizacion e Informatica Industrial, vol. 6, pp. 69-78, Abril 2009.

[35] D. G. H. a. T. A. Lipo, Pulse width modulation for power converter (principles and practice).

Estados Unidos de America, 2003.

[36] R. L. N. a. U. K. R. Y, "A novel technique for control of cascaded multilevel inverter for

photovoltaic power supplies," in Power Electronics and Applications, 2005 European Conference

on, 2005, pp. 9 pp.-P.9.

[37] D. G. H. a. T. A. L. Poh Chiang Loh, "Implementation and control of distributed PWM cascaded

multilevel inverters with minimal harmonic distortion and common-mode voltage," Power

Electronics, IEEE Transactions on, vol. 20, pp. 90-99, January 2005.

[38] H. d. d. d. m. l298N, "http://www.datasheetcatalog.org/datasheet/stmicroelectronics/1773.pdf,"

ST.

http://www.datasheetcatalog.org/datasheet/stmicroelectronics/1773.pdf,

Cenidet Referencias

62

[39] Pavia, "Construcción de un inversor multinivel en cascada," Electrónica, Tecnológico de Cuautla,

2008.

[40] T. R. Eugenio, "Distorcion Armónica," Programa de ahorro de energía, vol. 1, p. 31, 2000.

[41] P. G. a. C. Electronic, "Voltage Unbalance and Motors," octubre 2009.

[42] E. P. C. L0000-45, "Perturbaciones permisibles en las Formas de

Onda de Tensión y de Corriente del Suministro de Energía Eléctrica," Comisión Federal de

Electricidad, p. 6, Enero 1995.

[43] I. S. 519-1992, "“IEEE Recommended Practices and Requirements for Harmonic Control

in Electrical Power Systems."

ANEXOS

63

A. Anexo A

El módulo implementado en la construcción de la plataforma de prueba es el L298N e

internamente integra dos inversores puente completo alimentados con la misma fuente de voltaje,

el diagrama interno se presenta en la figura A1.

Figura A1. Diagrama interno del módulo L298N.

Cenidet Anexos

64

B. Anexo B

Para realizar la simulación del patrón de conmutación en el software Matlab/Simulink se

utilizaron los siguientes bloques:

Bloque

Descripción

Sine Wave: genera una onda sinusoidal (moduladora)

To Workspace: guarda los datos de la simulación en una matriz en el

espacio de trabajo de Matlab, para ser manipulados y convertidos a

hexadecimal.

Constant: establece un valor constante (frecuencia de la portadora).

Digital Clock: especifica el tiempo de simulación.

Add: conforman la etapa de comparación.

Saturation: conforman la etapa de comparación.

Sign: conforman la etapa de comparación.

Logical operator: Realiza la operación lógica or.

Scope: nos muestra en pantalla el resultado de la simulación.

FCN: es un bloque en donde se puede introducir cualquier función. En

este caso la función característica de una señal triangular (portadora).

Para llevar a cabo la construcción de la placa del modulador se uso el mismo circuito

electrónico para las tres fases (A, B y C), el cual se muestra en la figura B1.

Figura B1. Diagrama electrónico del modulador.

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0

Portadoras y Moduladora

Portadora _6

((0.3333 )/pi *asin(sin(2*pi *u(1)*u(2)+2*pi )))+0.83325

Portadora _5


Portadora _4


Portadora _3

((0.3333 )/pi *asin(sin(2*pi *u(1)*u(2)+2*pi )))-0.16665

Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

frec

portadora

3600

To Workspace 5

a5

To Workspace 4

a4

To Workspace 3

a3

To Workspace 2

a2

To Workspace 1

a1

To Workspace

a0


Portadora _6


Portadora _5


Portadora _4


Portadora _3


Portadora _2


Portadora _1


PWMs

Moduladora

Digital Clock

12 :34

sa1

sa2

sa3

sa4

sa5

sa6

sa7

sa8

GN

D

PWM

VCC

CLK10

MR11

Q09

Q17

Q26

Q35

Q43

Q52

Q64

Q713

Q812

Q914

Q1015

Q111

4040

4040

VDD=VCC

VSS=GND

A010

A19

A28

A37

A46

A55

A64

A73

A825

A924

A1021

A1123

A122

A1326

A1427

CE20

OE22

VPP1

D011

D112

D213

D315

D416

D517

D618

D719

27C256N

27C256

1A02

1A14

1A26

1A38

2A011

2A113

2A215

2A317

1OE1

2OE19

1Y018

1Y116

1Y214

1Y312

2Y09

2Y17

2Y25

2Y33

74LS241N

74LS241

1

2

3

4

5

6

7

8

SALIDAS

SIL-100-08

1 2

U1:A

74LS14

3 4

U1:B

74LS14

12

SWICHTBLOCK-M2

SWITCH 1

1 2

R=4.7KTBLOCK-M2

RESISTENCIA 4.7K

1

2

PWM

TBLOCK-M2

PWM

1

2

ALIMENTACION

TBLOCK-M2

OR

Cenidet Anexos

65

C. Anexo C

Los resultados obtenidos en la implementación del CMLIS con falla en una celda se

realizaron bajo las siguientes características: frecuencia de portadora=3600Hz, carga

resistiva=81Ω, frecuencia de la moduladora =60Hz, número de celdas por fase=3, tensión de

alimentación en cada celda= 15, índice de modulación en amplitud (m) de 0.8 y 1.

VCD

S1

S1´

+-

S2´

S2

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

VCD

S1

S1´

+-

S2´

S2

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

NEUTRO

FASE A FASE B FASE C

VCD

S1

S1´

+-

S2´

S2

Celda 1

VCD

S3

S3´

+-

S4´

S4

Celda 2

VCD

S5

+-

S6´

S6

Celda 3

S5´ S5´ S5´

Figura C1. Plataforma de simulación del CMLIS con falla en una de sus celdas.

En la figura C2(a) se presenta la forma de onda de tensión de salida fase neutro del CMLIS

con falla en una celda, obtenida en la implementación con un índice de modulación igual a 0.8.

En la figura C2(b) se presenta la gráfica de tensión entre fases.

a) b)

Figura C2. Tensión de salida del CMLIS con m=0.8, a) Tensión fase neutro, b) Tensión entre fases.

Cenidet Anexos

66

En la figura C3 se presenta la FFT de la tensión de fase a neutro y la THD correspondiente a

cada caso. En la figura C4 se muestran la FFT y la THD de la tensión entre fases.

a)

c) d)

Figura C3. FFT y THD de la tensión de fase a neutro con m=0.8, a) Fase A, b) Fase B, c) Fase C.

a)

16.45%

.89%

22.11% 21.78 %

13.21%

Cenidet Anexos

67

c) d) Figura C4. FFT y THD de la tensión de salida entre fases con m=0.8, a) y b) Entre fases A y B, c) Entre fases B y

C, d) Entre fases C y A.

En la figura C5(a) se muestra el desfase existente de fase a neutro mientras que en la figura

C5(b) se presenta el desfase existente entre fases.

a) b) Figura C5. Medición de desfase entre las señales de tensión de salida, a) Desfase fase neutro, b) Desfase entre fase.

En la figura C6(a) se presenta la forma de onda de tensión de salida fase neutro del CMLIS

obtenida en la implementación con un índice de modulación de 1, al mismo tiempo que se

presenta la tensión medida entre fases (C6(b)). En las figuras C7 y C8 se presenta la FFT de fase

a neutro y entre fases respectivamente indicando su THD correspondiente.

12.08% 12.68%

Cenidet Anexos

68

a) b) Figura C6. Tensión de salida del CMLIS con m=1, a) Tensión fase neutro, b) Tensión entre fases.

a)

c) d)

Figura C7. FFT y THD de la tensión de fase a neutro con m=1, a) Fase A, b) Fase B, c) Fase C.

16.72%

.89%

16.75% 16.91%

Cenidet Anexos

69

a)

c) d)

Figura C8. FFT y THD de la tensión de salida entre fases con m=1, a) y b) Entre fases A y B, c) Entre fases B y C,

d) Entre fases C y A.

Para comprobar que existe un desfase de 120° entre cada una de las fases se muestran las gráficas

de la figura C9.

a) b) Figura C9. Medición de desfase entre las señales de tensión de salida, a) Desfase fase neutro, b) Desfase entre fase.

12.13%

10.03% 12.39%

Cenidet Anexos

70

Finalmente en la tabla C1 se recopilan los datos obtenidos en la implementación del CMLIS

con falla en una de sus celdas de una de sus fases.

Tabla C1. Niveles de tensión y THD del CMLIS implementado.


m=0.8 m=1 m=0.8 m=1

Fase/Neutro

A/N 19.9 20.7 16.45 16.72

B/N 22.6 27.2 22.11 17.06

C/N 23.4 28.3 21.78 16.91

Fase/Fases

A/B 35.6 40.9 13.21 12.13

B/C 38.3 46.8 12.08 10.03

C/A 37.8 42.8 12.68 12.39

Cenidet Anexos

71

D. Anexo D

La forma de conectar el patrón de conmutación con cada uno de los DSEP de la fase A, es la

mostrada en la figura D1.

Figura D1. Conexión del patrón de conmutación con la fase A.

La asignación del patrón de conmutación para la fase B y C es la mostrada en la figura D2:

VCD

S1

S1

+-

S2

S2

A

VCD

S3

S3

+-

S4

S4

Célula 1

Célula 2

VCD

S5

S5

+-

S6

S6

N

Célula 3

0 0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016-1

-0.6666

-0.3333

0

0.3333

0.6666

1

Time (s )Tiempo (s) Figura D2. Conexión del patrón de conmutación con la fase B y C respectivamente.

En la figura D3 se muestra la manera de conectar el patrón de conmutación generado

mediante la comparación de las señales portadoras con la señal moduladora.

Figura D3. Conexión del patrón de conmutación con la etapa de potencia.

Cenidet Anexos

72

E. Anexo E

En la figura E1 se muestra la gráfica de desbalance de tensión permitido en sistemas

trifásicos.

Figura E1. Desbalance de tensión permitido en sistemas trifásicos.

En la tabla E1 se muestra la variación de THD permitida en sistemas trifásicos a diferentes

niveles de tensión según la norma L0000-45.

Tabla E.1. THD permitida según la L0000-45.

En la tabla E2 se muestra la variación de THD permitida en sistemas trifásicos a diferentes

niveles de tensión según la IEEE-519.

Tabla E.2. THD permitida según la IEEE 519.

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