presentazione nuovi progetti gr. v trento - 2009 gian-franco dalla betta disi, universitá di trento...

Presentazione nuovi progetti Gr. V Trento - 2009

Gian-Franco Dalla BettaDISI, Universitá di TrentoINFN – Padova, Gruppo Collegato di TrentoTel.: 0461883904, e-mail: [email protected]

G.-F. Dalla Betta Consiglio di Sezione INFN – PD Padova, 4 Luglio 2008

Progetti TN gr.V 2009

Proposte nuovi progetti 2009Proposte nuovi progetti 2009Sigla Titolo Anni Sezioni

partecipanti

Coordinatore

nazionale

TRIDEAS

(*)

Development and optimization of silicon detectors with 3-D Electrodes and Active edgeS

2009-2011 BA, TN, TS-dot.

(+ FBK-irst)

Gian-Franco

Dalla Betta

(Trento)

VIPIX

(#)

Vertically Integrated PIXels)

2009-2011 BO, PG, PI, PV,

Roma III, TN, TO,

TS (+FBK-irst)

Valerio Re

(Pavia)

(*)(*) Evoluzione del progetto Evoluzione del progetto TREDITREDI (2005-2008) (2005-2008)

(#)(#) Evoluzione di precedenti progetti INFN inerenti i MAPS CMOS Evoluzione di precedenti progetti INFN inerenti i MAPS CMOS (Gr.5: (Gr.5: SLIM5SLIM5, SHARPS, DIGIMAPS; Gr.1: P-ILC) , SHARPS, DIGIMAPS; Gr.1: P-ILC)



Colonne n+ e p+ non passanti, su facce opposte Processo quasi single-sidedsemplice, resa elevata

TREDI: rivelatori 3D

Colonne n+ e p+ passanti

Processo double-sided

Un lotto in fabbricazione nel 2008

Doppia colonna (=> migliore controllo dei campi elettrici e della raccolta di carica)

Processo “semplificato” (punto di partenza per lo sviluppo della tecnologia e delle metodologie di test) Colonne di singolo tipo (n+) su substrati p Colonne non passanti

• Processi 3D-DTC (Double Type Column)

• Processo iniziale 3D-STC (Single Type Column), 2 lotti fabbricati

Due lotti fabbricati 2006-07, un terzo in fabbricazione



Lotto 3D-DTC-Lotto 3D-DTC-11

0.00

0.01

0.02

0.03

0.04

0.05

0.06

0.07

0.08

0.09

0.10

0 20 40 60 80 100

Vrev [V]

Idio

de

[n

A]

stc2 stc3

dtc2 dtc3

3Ddtc1 - Wafer#861

0.0

5.0

10.0

15.0

20.0

25.0

30.0

35.0

0 1 2 3 4Vrev [V]

Cd

iod

e [

pF

]

stc100

dtc100

stc80

dtc80

CV-diode - W861

undepleted Si

80 m pitch, 400 columns

100 m pitch, 256 columns

STC DTC



Caratterizzazione funzionale 3D-DTC-1Caratterizzazione funzionale 3D-DTC-1

Bias Voltage [V]

Eff

icie

ncy

[%

]

Bias Voltage [V]

Co

llect

ed C

har

ge

[fC

]

source setup IR laser setup

ATLAS SCT binary read-out, 40MHz, 20ns



Finalmente acquisita e operativa l’attrezzatura di Deep Reactive Ion Etching (DRIE)

In corso un riciclo di fabbricazione 3D-DTC (atteso per set. 2008)

In fase di progetto/layout un nuovo lotto 3D con colonne passanti, fab.da completarsi entro dic. 2008

Completamento dei lotti previstidal programma TREDI entro

marzo 2009: rivelatori planari con bordo attivo

Status FBK-irstStatus FBK-irst

depth 210µm

diam.~10µm

surface

depth 210µm

diam.~10µm

depth 210µm

diam.~10µm

surface



TRIDEATRIDEASSObiettivo generale: Sviluppare ulteriormente ed ottimizzare

(sia a livello tecnologico che progettuale) rivelatori 3D con bordo attivo, orientati ad applicazioni in sLHC.

Durata: 3 anniSezioni coinvolte: Padova(Trento), Bari, Trieste (dotaz.)Supporto esterno: INFN Genova, 3D-ATLAS Collab.



Tecnologia e progettoTecnologia e progetto

support wafer oxide

p n

p

n

support wafer oxide

p n

p

n Attacchi DRIE Bordo attivo: richiede wafer

di supporto e rimozione dellostesso alla fine tramite CMP

Resa di processo Ottimizzazione layout celle base: segnale vs rumore (cap) Sinergia con sviluppo chip di front-end



Programma generaleProgramma generale

Completare caratterizzazione lotti TREDI Design e fabbricazione di un lotto di sviluppo

(entro 2009) e di un lotto di ottimizzazione

(entro 2010) Caratterizzazione elettrica e funzionale (laser e

sorgenti radioattive) estensiva,compresi effetti

del danno da radiazione (neutroni, protoni, X) Partecipazione a beam test CERN con rivelatori

a pixel 3D (2010 e 2011)



Piano attività TN 2009Piano attività TN 2009 Completamento e caratterizzazione ultimi lotti

TREDI (colonne passanti e planare bordo attivo)entro 06/2009.

- misure elettriche su fetta (IV, CV, etc.)- caratterizzazione IR laser e con sorgenti

Simulazione TCAD e progetto rivelatori 3D con bordo attivo (09/09)

FBK-irst: Fabbricazione primo lotto 3D con bordo attivo (12/09)

Test di irraggiamento lotti esistenti (12/09)



PREAMPL

SHAPER

DISC LATCHPREAMPL

SHAPER

DISC LATCH

SLIM5: Thin TrackerSLIM5: Thin TrackerObiettivo:Sviluppo di rivelatori di silicio sottili a pixel e strisce con

capacita' di trigger per tracciatura di particelle cariche.Tecnologie:- Monolithic Active Pixel Sensors

(MAPS, CMOS deep n-well)- rivelatori a microstriscia

in silicio sottile

Programma svolto regolarmente, ottimi risultati, beam test finale presso CERN, settembre 2008

Ruolo Trento: WP2, rivelatori a microstriscia sottili (ed inoltre studio rivelatori basati su BJT per applicazioni ambientali)



Rivelatori a striplets doppia faccia

0

20

40

60

80

100

120

140

160

0 20 40 60 80 100

Vrev [V]

Ide

t [n

A]

S1S2topS2botS1babyS2babyS2babybot

SLIM-DF - Wafer#5

Active area = 60x12.9 mm2

Angle ±45°, read-out strip pitch 50 m, strip width 15 m

1018 strips (666 full length strips) AC-coupling with metal electrode (no poly) Poly Rbias: ~ 1.5 Mwith metal BL) Back side isolation with atholl p-stops

Processing at FBK-irst:substrate FZ, n-type <100>, 200-m thick, >6k cm

Vdepl~10V, Ileak~100pA/strip@FD



Rivelatori a BJT per (Radon)

Test con LED Linearitá Accuratezza



VIPIXVIPIX

Opto Electronicsand/ or Voltage Regulation

Digital Layer

Analog Layer

Sensor Layer

Physicist’s Dream

50 um

Power I n

Optical I n Optical Out

Obiettivo generale: Sviluppo di sistemi a pixel per tracciatori sottili di particelle

cariche basati su tecnologie di integrazione verticale (VSI)

Durata: 3 anni. Anno 2009: ~18 FTE, ~270kEuroSezioni coinvolte: BO, PD(TN), PI, PV, TO,TS (da SLIM5),

PG (da SHARPS), RM3 (da DIGIMAPS). 3 WP (Sensori e front-end, Trigger/DAQ, Integr.-Meccanica-Beam Test)

Diode

Analog readoutcircuitry

Diode


Diode


Diode


Pixel control, CDS,A/ D conversion

Conventional MAPS 4 Pixel Layout 3D 4 Pixel Layout

Sensor

Analog

Digital



Integrazione verticaleIntegrazione verticale

A BBA

A BBA

Top Waf er

BottomWaf er

A BBA

FlipHorz.

Note: top and bottomwaf ers are identical.

Typical f rame

NMOS

PMOS Standard CMOS

Handle for CMOS

Deep N-well structure

NMOS PMOS

Buried N-type layer

P-well

Standard N-well

P-substrate

Cu for wafer bond to 3rd layer

12um

Tezzaron-Chartered 3D process, CMOS 130nm

(face to face wafer bonding)

MPW service, 500 Euro/mm2 (3D)



Approcci tecnologiciApprocci tecnologici1) Integrazione verticale fra 2 layer di cui uno contiene un dispositivo MAPS e il front-end analogico, e il secondo il readout digitale ( pitch ridotto, 100% fill factor, migliore S/N a paritá di potenza dissipata grazie alle ridotte capacitá parassite, riduzione delle interferenze tra sezione digitale e sezione analogica, maggiori funzionalitá su pixel, ...)

2) Pixel ibridi in VSI: sensore a pixel ad alta resistività completamente svuotato abbinato a chip di lettura CMOS su due layer (analogico-digitale) ( si sfruttano pienamente le migliori caratteristiche di un rivelatore svuotato rispetto ai MAPS in termini di ampiezza e velocitá segnali, resistenza alla radiazione, capacitá elettrodo di raccolta)

Due possibili strategie:

2a. Integrazione verticale (piú interessante ma problematica)

2b. Bump-bonding (detector meno sottile, ma pitch ~ 50 m)



Outline programma (WP1)Outline programma (WP1)

2009: Caratterizzazione strutture di test Tezzaron

(run pilota 2008), progetto MAPS e chip di front-

end per pixel ibridi VSI per run I Tezzaron, studi

integrazione pixel ibridi 2010: caratterizzazione dispositivi run I,

realizzazione e prima integrazione pixel ibridi,

primo test su fascio, progetto run II Tezzaron 2011: caratterizzazione run II, seconda

integrazione pixel ibridi, secondo test su fascio



Piano attività TN 2009Piano attività TN 2009

Caratterizzazione (morfologica, elettrica e funzionale) di rivelatori HR sottili disponibili da SLIM5, per ottimizzazione tecnologia

Studio delle tecnologie per integrazione tra pixel alta resistivita’ e chip di front-end CMOS VSI (bump-bonding e integrazione verticale)

Definizione delle specifiche per la matrice di sensori a pixel su alta resistivitá



Riassunto FTE 2009Progetto \ Persona Ruolo TRIDEAS VIPIX DASIPM2

Giovanni Soncini PO 30% 40% (resp)

30%

Gian-Franco Dalla Betta PA 50% (resp)

20% 30%

(resp.)

Giovanni Verzellesi PO 50% 50% -

Giorgio Fontana TC.EP 50% - 50%

Andrea Zoboli Dott. 100% - -

Vladyslav Tyzhnevyi Dott. 50% 50% -

Thanawee Chodjoursawad Dott. - - 100%

Totale FTE per progetto 3.3 1.6 2.1

+ 1 dottorando da associare per il 2009 (Paolo Gabos, XXIV ciclo)



Riassunto richieste 2009Progetto \ Voce TRIDEAS (k€) VIPIX (k€)

Missioni interne:

- riunioni tecniche e di coordinamento, attivita’ presso altre sedi

2.5 2.5

Missioni estero:-Partecipazione conferenza internazionale- Beam test e riunioni tecniche CERN

- Visita Labs. VSI per pixel ibridi

2.5

3.0

-

2.5

-

2.5

Consumabili:

- Mat. Lab. probe-card, componentistica elettronica, connettori, supporti, laser, etc. - Fabbricazione 1 lotto di rivelatori 3D con bordo attivo @ FBK-irst

2.0

26.4

2.5

-

Totale (k€) 36.4 10.0

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