pcb 090401 realizzazione pcb

5/11/2018 PCB 090401 realizzazione PCB

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f o c u s on dl ANTONIO GIANNICOc ir c u l t i s t a m p a t i

SBROGL IAREunSro9Ii;;\;e u.nGirclj itO.stan:p~to sign i-. f ica, pnnclpalmente;defmrre II rou-tirig delle piste che collegano Eralora i pindei diapositivi che 10 compongono. Taleoperazicna e precaduta dallo studio edella Clefinizio'rl('ldel oircuito da realizzare,dana stssuradellc scherriaelettrico edatl'individuazione/scena dei componenti.Premessocio,descriveremo. il contestoproqettuale in Q,ul 10 sbro:glio di uncir-cuitosl lnserisce e Ie linee guida ellsconsantono di lrnpostarlo, svilupparto eportarlo a termi ne can SUCC6SS0 in modoprotessionale.Essendo 1 < )prQgetti' \zionedi un P C B tipi-camente asslstltada-calcolatore, duran-te I'esposizione faremo riterirnento, soloin rnanlera generals, ai CAD di sbrogliQ.Scopo della ttattazlonee, intattl , quella,di'dare indicol.iOni per 10sbtogli6di uh PCBche valqano come bagaglio di un buonprcqettlsta indipendentemente dallo spe-cifieo CAD impi~9atb,

La sbroglio e una delletest salienti dellaprogettazionedi un circuitosternpeto.Tip/cements seguet e stesuredef/a schema eietiticoe precedela reafizzazione tisicedel PCB (PrintedCircuit Board).Ana/lzziamo I'ambitoprogettuale in cui slinser/see Bdeiiniemoin maniera orqenice./e linee gl.)ida,per imposterlo,svilupparfoe oorterto s termiriecon successo

" p I C (Prl" d 'ult nilUn FOB-Printed Circuit Board puoes-sere monofaccia, doppiafaccia 0 multi--stratc, Un circuito-sternpatc monotaccla(figura 1) $ tipicamehte, costituite da:)~un supporto lsolante:una lamina iri rarnssu cuitorrnare (me -

cjiante tEJcniofw sottrattlve) Ieplstee $LI .cui8.s-eguire Ie saldature: un lata componenti.Affinche sia possibile riorodurre i l disegnodelle pistesul PCS e rtecessarto oe'finireildiseqno pel master (in scala 1: 1)6se-Quendo il cosiddetto sbroglio. Nel case ,qiPCB doppia. taccla i l master presentsdue layer e 1 0 sbrqglio investe entrambi (fi-gura 2). I cotleqarnenti tra i due. layersonc realizzati attraverso fori passanti (0a volte .ciechi) rnetal li tiati (via), Per circultipartlcolarmente complessi sl ncorre aliaprogE\tt$zione 'cJi,sehede multi-layer: unapista pU'osvilupparsl parztalrnente EU unlayer, quihdi passale (attravsrsQ via) su a l-tr i layer SLi cui continua il proprio per-eorso (figura 3), IIproblema de l le sqrQg_liorimane, nellelinee generali, pressoccha in-vana to nelle progettaziane di c l rc ultl S M T(Surface Mount Technology 0 SMD doveD sta per Device-figura 4 ) a rneno di al-cunl dettagli (piazzole .per Ie saldaturssupsrflciali e dimerieionideiccmpcnenfpi~ ridotte, da cuiil maggiore livellodiinteqraziorre)

U" II progettisti' dl PCB usano IICAD con I'u-nita di rmsura irnpostata ln rnils: cio di-scende da oonsiderazioni operafive. La di-

l.ato Componenti

Lato plste.e saldature

spesscre tipico PCB (supporto lsolante): 1,5mmspessore tlplco lamina in rerne.tplste): 30/40micron

Pists

Figura 1: p ll ft ic o la re d i una scheda monlJfac;da.

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)

oGeneralmente'approcclo 9 1 prcqetto d i Lincroulto starnpsto e dl natura top-down eelII elise 11 0 del PCB e d a in o ua d ra re in unam bito am ple a d art lcotato (figura 5) .ln en ere 5 1


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focus onc ircui tl s tampati

INPUT: problema e dallf e la t lv i ( ft Jn z lo n e e l st tr lc a d arsallzzare, vlncoll meccanlcl,di lonna, !ermicl,prestazionaJi. ect.,.)

1- - - - - - - - - - - - - - - - - - - - _ f , - - - - - - ,I jrr studio funz iona le.del- - - - - - - - - - - - _ problem a , schemallZZll2...d e l blocch.i circuitall I'- ....... -"I

~In diY id ua zion e d ei

c om po oe nli e real~ionEdelloschernatico

s tmUi .az ion ieleliriche dJ parllsensibi l l delcircl.lito(0 delrin1eroclrcuilo)

Analisideir lsullatl

- - - -+st.esura dello sehernatlee,- -~,-' _~_.---- __ ,_,_J!

ERe( E le c tr ic a l R u le s ChecK)Ir! A~~~sr

Ysutai'Gener :az ione d e ll a NET LIST

FASEI - Progcltazione eleJIr~'-----,------'j_______

Figura 5; flussi1 d/ progetta 0 fabbrlcDzlone rJl una sch~dQ eleUronlca,

orgamco 10 stlroglio e opportuno suddi-videra IIpromerna in due lasj successive:queua di routing globale e que ua di routingdettagliato.EseguIHo! il routing globale signifrca). studiare/dermire II posrnonamento ot-tlrnate clei cornponenti sui PCB;)1 indivlduare (approaslrnatlvamsntej i per-COrsi che Ie piste a gruppi d l pis ta d ov ra n-no segulre nel co!legare Icomponen!i.Alcum CAD Integra no iI mazzarnento autcrnatlco del cornponentl (automatic pia-cement] lullav1a II rnasterista (progeNlst.adel PCB) ricorre. generalmenle. al praz-zarnanto rnanuate, a mano di srtuaziorn18

r - - - - f - - - - - - - - - ,I II Dellnlzlonedelrarea tdella board e plaolngI deloompenenliIII[I

r - - - - - - - - - - - - - - -IIIjII


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Frgum 6: aggiTalllflll lo d i un OSU l eo io e SC< Iva i ca l !l e fl lo I IamiIE o f , , _

cui sbroql lo = e l ir n i fl !: 1z ione deg l i incro-oh . Dur


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Ch..:1: RI1le Sellin gs~ PI~teH,e"t Sf!'~tiHg Violau, ,, ,sP Rou te S;p;adng Viol al l PRS~ Ncll1ul 'c Vipl"ions

C op p cr 'C o "l in u il )' Via l~ tia n sp - VII LocaU"n Vl.h,tionsr;; ""'d Exit Vioh,H.ns"" SIllD iF8nout Vi.lationsr;; T~sl Polnl\llolalionsr; ; C he r.!: C op pe r Po ur

Selc"llill I... C he ck Detftil Obsl.d.sI Rcp IDRC/Rou[e B,,>


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Tabella 5REGOLA

A lIR E D IS IA NZ E M I.N IM E (S VIL UP PO P .R OF ES SIO NA LE )

O ISIA NZA SOLDER MA SK OA L RA MEllsolder mask (protet livo !Ii colore verde) deveessere piiJ grande delle supart lc l in ra me di a hn en o 8mils (D,20 mm) in modo da sconqlurare i l per icctocha iI sourer vada a-copnre Iesuperticl d i Saldatura ,

D IS TA NZ A S ER IG RA FIA D AL R AM Ese a leune parti di s e riq ra t ia copr enu il rame .igerberc on te rr an no r a s te ss a jnfDrma~jo"e:cio potrebbeeausarep roblemi di sal dabi l ita dei componenti suiCircuitoStampal0 (specie per componenli SMO) .

SCON IO R .N A TUR A M ECCAN IC AI luals lasl parte in rame neve essere ad una distanzadi slcurazza (atmenoB mils=O,,20 mm) dal bordo delPC B ch e e ge ne ra litJe nte scon tern ate con fre sa .

=

Tabella 3

REGOLA

D IM EN SIO NI E D IS OLA ME NII M INIM I

SVILUPPOARTIGIANALE

SVILUPPOPRO F ESSI 0 N AL E

'STANDARD

lSV ILUPPO ~

PROFESSIONALE fAVANZA: rO E

I-Dm," -

>12 mils("'O,3mm)

6-10 mils(0,15-0\3 mm)

1011'1 i Is .(0,25 mm) Per i pad e se necessan 0infE)riori a 6 mils solo per i via,D i m e n s l li n a in e n l o d e l l a s e r io r ll li ilLa serigrafia (spsssore tipico :: 0,2 mm=8mlls) identifies i componenti durante ilmOlltaggJQ, i tesLala rlcerca guasti. Diso-Iito v ie n e defi nita a:.,sbrogliocorn pletato: . ehe/::: i ,=,ssaribaccertarstchs non intertenscacon pads 0 v i a . Lo spessere e le-dimeh-.sioni della seripralta devono : es s er e' tu n -eione delle, dimensioni (lei PCB, .dei com-ponenti e della loro densita (compro-III 1 2 3 SO tra aspetto 'funzionale ed aspetto-estetrco).

I. II.d , It, . ,L'8$igenzadi reall.zzare layciut rnultl-stra-tonasce in r:irogetti ,particorarrhentecOril~plessi con alta densita dl .corrrponsrrtl(es. mother board di un computer); lntattlse si hanna piC]plani di routing e necss-sario rneno area di sbroglio, di ccnse-guenz,g ?i cornpatta il PCB. PiLi layer 5ihanna a dieposizicne, pi u gradi qllib:i?rta81 han nohell' ag9 irare 9I i 08ta80 lid UTSn-te lei sbrogl io. pili brevi'sDn) i percorsi diroutinq e pil l .cornpatto eil oircuito starn-pate, il tutto a scapito di maggiore com-plessita teencloqlca e maggiori eosti rea-lizzativl. Multi-I~yer signific;a quindi,pjulacyer dl rO~l,Jlinge quindi rrrstalllzzazions,(Orcat: :L l.ayout: p$r esemp iQ , consentsdi irnpieg8rhefino B 16, top, bottom e 14stratiinterni.Cnd, Power" Inner Layer1, ..,.,Inner Layer12). Nel' diseqnare una P"CBmultilayer e opportune sbroqnare prirna Iealtmentazionl (vee-layer Pwr e 'Gnd-Ia-yer Ground). PSI'f8.ftDiO(se si ese~J:ueunosbroglib.autd,ma:ticP rna anche ni:lIIOi,i:bro-glio rnanuareisi abilitano lEi s o J e net dlalirnentazlone (nella rnaggior partedelCA D per prog.eltazione di pC E 8 possrbi. leabil itare e clisabili tare layer al routing rn a.anche'singole connessioni). EHettuato 1 0sbroq Iio delle, 81 im en tazion i, sidl sabltita-no queste, s i abnttano tutte 18 'altra e s icompleta sbroqlio.

rocc:lo To -Dowr.Spessd 18prejgettazione non :segue un ep-procoio .diretto rna tOP-(JOWr'I:per ssem-pio in tase di sbroglio patrebbe risultarsutltescarrtciare tra low due pin di un in,1egrato (Per esernpio due ingressi ,diunaporta Io'gicao.due pih di un (oni'rollbtetile possono essere irnpieqaf ton la me"


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))

Figura 10:lmmogini o/tMute ~Dn Eagle 3D.

Flgur.ll1: schetmahi df ~wlo di OlP>d lJyouI9.1.

desirna funzionalita). Un buon proqattistacerca, fin dalla stesura de.llo schernatico,dl studiare s/o intulre quale sta il rnlqtiorimp lego dei pin deg l i integrati n on s olo inreiazione aile funzionl elettrtche ma ancnen IUMana del successivo sbrogijo. Un'aI-ITaoperazrcne che spasso pun sernpli fi-c a re u n o sbrogllo e que ll a dl scamlnars Iralora d ue p orte logic:he uqua li, S pe ss o .8opportuno tornare alia schernatico, mo-diticarlo In tal senso, rigenerare la nelllste nprendere 10 sbroqlio, Oueste opera-zioni, adouate sisrernattcamerrte, con-tribulSC0i10 ad otnrruzzare 10 sbrqgllo 50-prattutto S6 manuals.

Quando 10 sbroqllo dl una prsta falhsca sipuo adottare la tecmca detta "strappa e ri-collega": ldsntiticato il punto da,1qualeun a p is ta non riesce piO a prosequira, $1inlZianaa cancellare ipercorsi lrao::iati che

ne ostacolano 11passaggio, fino a cne ta ne che esso venga cornpletato senzapista non riesce a raggiungere la sua me-ta, A questa punto sl preva riprlstlnare icol,l.eg.8menli eliminati. Se per qualcunonon e possibile 81 reitara il metodo fino ache non 51 riesee a ripristinare la totantadelle pisle "strappate" (risultato, owta-mente, per [lianle cerro'). Questa tecnicae implsrnentata anche negli algoritt'ni q.u-tomatici integn;lti: nel CAD di sbrcqlio.Contrariamente a quallo ehe atcunl pan-sana, tuttavia. 10 sbroglio automaucopUO anche fal lire, esattamente come quel-10manuals ..

CamplSI.ala 10 sbroglio tulli gli "elasticl-appaiono "Iirati": a questa punIo il pcevariflnlto, lnsersndo s8rigrafls, modellandomeglio alcuns piste, spostando legger-mente aJcuni cornponerru e COS'I via. ICAD . g en e ra Lm e n le , consentono, a s bro -glia ultimata, di esegulre una sene (Iicontrolli automattct {ORC-Oesign rulecheck). Riportiamo, a titolo di ssernpla,una, scherrnata del ORe di Orcao Layout(figura 8) senza dllunqarci oltre.

Occorre sortolineare che t'esecuzlcneautornatica di uno sbrQglio non garantlscene I' otttrriizzazlona (motto d ipende de iparametri impastati) delle sbroglio stssso,

che ne.ssun colleqarnento rimanga lrri-solto (specie. s e 5 1s s eg ue uno s bro un o s uslnqota tacciaj.Nel caso in cui SI raalrzzi una piastra rno-no-faccia 81 Implega II layer Bottom; per-tanto se SI esegue uno sbrogllO sutoma-t icoe preferibile lm oos ta re 11solo II layerBottom corns usatc: a lavoro finlto,se ri-mangono dei collegamenti non rtsolti. slaggiunge il secondo layer (TOP)e si riavvia10s.broglia, 1 1 ' 1 modo da avare pocnecon-nessioni [ponticelll filar i) sul laro TOP. SaSl effettuasse 10 sbmglio oirettaments,con entrarnbl i layer arrtvl. ess: vsrreb-bsro consideratl ugualmente Importanti esi avrebbe un proliterare di ponti marl.Oualunque strumsnto CAD, per quantopoten te . "non fa m a l I Circuli! starnpande solo": II disegno di un PCB 8 un pro-ce s so in cui Is tantasja e soprattuttc I'e-sperienza del proget[ista giocano un ruo-10spesso daterrrunanteo

Q ua nd o s i a vv ia la creazlene di un nuevoprogello In Orcad Layout e chlesto dlspocificare il f ile dI tecnologia, per chi e a I-I'lnizio diciamo semplicemente dl can-care ll file DelaulUch presents in unadelle sottocertetle di Oread.In seconda istanza viene rlchlesto il ' .fi ledlnetltst .rnnl generato alia 'ine oeua rea liz.-zazione della schemalico e che rappre-

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focus onc ir cu it ! s t ampatl

IJSClTE;- --------- - -----. - - --- ------- ....-----------.------- - --- ------------------ ---- - ---- -------- -- ----------------------- - - ,- - --- '1, -w

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I CAD pe r PCB a esocts no a clascun com-p on e n te u n c orr ts po n oe n te footprint. cioeun disegno in scala reale. del compo-nents stesso, che riporla lutti i layer ne-cessari alia oorrerta generazione del ma-ster (layer to ,layer bottom, layer t ruer-madl, serlgraiia e coruorno). Sebbenemoll i CAD consentano c: Inlrodurre, at-t 'mterno del PCB , connessloni non presentinello schema da cui ha avuto origlne lanetllst e opportuno non essere pigri e in-trodurre, sempre, Ie rnoduiche nella sche--ma rigenerando la neulst. in modo daavere un maggiore controtlo del progetto.In alcuni CAD e anche possibile lavorare inmodo completamente manuale cloe sen-za fa r riferimento ad una net list e uindi aduno schema Clrcuilale (Dread 9.2 e pre-cedent! vefSlonij I CAD di Sbroglto di PCBconlengono tool integraU (Ubfary Managern e l e a so d i Drcad layout) cn e psrmet-tono dr mocificara footpnnt dl hbreria 0dic reame dl nUQ \ I 1 aggiungendoh a IIbrerie giaesistenu 0 a nuove hbrerie. Per chi heeslQenze limitate (circultl semplici con po-

bill lungo I quail non vi sana ostacoll eattraverso iqua i l e p os s ib ile g lu n ge re a l tra -guardo; Slrnantisna memoria del coste dlagni percorso e al terrmna 81 adotta comeeffettivo il percorso con coste mteriore. AI-goritmi di questa llpo sana quello di Lee equeUo di Lee su grlgha pesata. Ouest'ul-limo pesa II tracciamento di ciascuna pi-sta anche In base al costa cne sl riversa5ullo sbroglio delle prste successive. AI f i -ne dl ndurre Ie nsorse dl memoria, sion-carnerne sono stall svrluppati delle va-rianti dl algorilmi su griglla (algoritmo diAkers, algoritmo A' e Algorilmo d. Had-lock). Gh algorttmi bas ali su tinea, inveee.Sf basano sui tracosmento dl linee orto-gonali tra lora dene hnee di ruga" checonsentano di aggirare gli ostacoli. Quan-do si trove una mtersenone ira I 'insiems dirette ortoqonali che hanno origine nel prt-mo estremo della net e l'lnsrerna di retiacon orlgine nel secondo 5i e lrovato itpercorso dl routing. Gil algoritrni di I-lig-tower e dl Mikami- Tabuchi sono algorltmidi questa t lpo. Owlamente ques t i algoritmisono valldl anche per PCB con due a plutacce (baste agg iungere la terza dimen-sione nell'algaritrno stssso), anzi la lora ap-plicazlona e sstesa in manlera ovvla alrouting per clrcultl integrati.CA p

Potrete scegliere tra singola e doppiataccia can foro metallizzato. Cansolder e serigrafie per uno stampatodJ alta quallta a solo piste stagnateper un pratotipa a basso costa.Prezzi a partire da' 8(dappia faccia foro metallizzato7 ,SOx7 ,50 em) e da(singola faeeis 7,50x7,50cm) per FR4 1,6 mm canrame 35 11m, tutti eem-prenslvl di attrezzatura.Nessuna Ilmltazlone suinumero dei fori, suinumero degll utensil!(diametrl) e sui tlpo discontornatura (anchetondeggiante).Distanza minima tra Iepiste e pista minima 8mils (0,20 mm).

PREVENTIVOANONIMO,GRATUITOED IMMEDIATOcan il nostracalculatoreonline.


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TDip-Switcf1

diodJLed

. " " " ' , C= [ii ~I,- ., .'" ccnnetlore./" diuscsis.

c;onnettorediallmentazione

Figura 13; fJ isposiz lone ingri lss / euscite.

RIFEAIM'EN' I Soukup J.: Ma~e rO lJ le rw itl 1o ul a grid m ap, 19 92 IE EE ; Zheng SQ, lim JS, Iyengar 55: FimHng obstacle-a'loiding shorte-s1 palh using implicit

con ne ction gra ph s, 1 996 IE EE ; Lee D T,Y a ng CO,W on gCK: R ec til in ea r p ath s a m on g re ctil in ea r o bs ta cle s, D is cre te a pp l matl11996.

.leAD: CAD Open Source del quale sa-gnat/ama II Silohttp.l/www.lIs.lnpg.Fr/realise_au_lisfki-cadI):D re ad .: G il GAD dl live-lip professionalsorientate anavera proge1'tazlone-(figura11), che personalmenle preferisco. Pre-senta un help in linea ampio ed arteoiatoche tuttavsa non e suffleiente ad appren-dere In rnaniara completa lutte Ie lunzionalita che metle a disposizlone. E' dlvlsoin plu 1 ' 0 0 . 1 :Capture per schema etounco adERC(Electrical Rule Check),Pspice per 1


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F tg ut1 ll5 : F as e in rd ale d el r ou tin e g lo ba /e .

Fjgur~ 16: P C B 8/Ja fi ne d e l fOUrJ'ng globale.

P r u t e u s , : permette di traeciare 10scnornaelsttrico, dlsegnsre il PCB (integra oltre al-Ia sbroglio manuale, I'autarouting e t'au-toplaeing) e simulame il runzronarnentoUna delle caratieristiche piu inleressanlle la simulazione dei microcontrollori (per-melle di caricare. virtualmente, il eodieeassembler).rovale maggion intormazroru sui silohttp://WWW.labcenler.co.ukl.

Moire delle linea di progetto fin Qui espo-ste possono essere meglio compresecon un esempio applicativo dl sbrogliomanuale (basa a su Dread Layout) Suppornarno dl voler realizzare un circurtosmqola faecia di cui siano assegna Ii i5e -guentl dati di progetto: Alimentazione: 9V; Ingressi: un pulsante e un dip-switchcan cui pater Ilssara 10stato logieo di 5 11-nee dl dlgitall; Uscite: un transistor in open-collectorche esce su unconnettore e 7 diodi teo: Gil ingress! e Ie uscrts devono essereoortatt ad un controllore PIC in modocha a seconds dello state degli rngressi sipcssa gflrlerare una divers a sequenzalumlnosa sulle uscite.Supponiamo dl aver gia 1 0 . schernaticcffigura 12 ) e e li avere come vincol l ma c -canicl Ie dimensioni del PCB, la posizlo-ne del 'fori di ancoraggio, quella del Led,del connettori e clel dlp-swltch (figure13). Supponiamo che la fase di ERC(electrical rule check) e la generazionede l la netllst siano state eseguile can sue-cesso. AlI'awio IICAD restltulsce un [ogllodl lavoro con i componenti disposti In
http://www.labcenler.co.ukl./http://www.labcenler.co.ukl./


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focus onc lrcu it i s te rnpe t l

Flgum 11: .Rout ing dl deUsg/lo della se2;one di OSci l i8!1ione.

Nil"" '8: A ggm .m " ,, "n d eg li o st lo o li (pistil in ,basso).

'R,.FERI C llon g J., Fang J., Kl loo K .: V ia d es ign ru le con sid era tion in multilayer maze routing

algorithms,2000lEEEj M ody K ., Ja ya sumana A . : A n e ff i, cie n t mult i- layer diagonal r ou te r fo r multi-terminal

!printedcircuit boards , Computers Elect. Engng Vo l . 21 ,19 95 ; K hooit, Cong J.: An efficient m ultila ye r M CM router ba se d on four*v,ia routing. 1 99 5 IE EE .rnaniera casualee Ie c on n e s sio n i r ap pr e-s e nta te d a " ela s tic !" .(figura 1,4) ,_La f iguramost ra in rnan le ra ev.dente perche ropera z io ne c oe c i a U e n d e SI ch iam i sb rog ITo ;es sa scoraggerebbe chi ancora non ha sur-f ie l e nt e d ir n e s1 lCh e .z z a ca n questo [ipo e li la -voro a prosegufre a 1 .0 spinperebbe versouno sbroglio a utorn atlco (com e s a II C A D

reaJizzasse Ie schede da sola!). Mastrere-mo invece che operando can perlzla epossibile sbrogliare in modo ottimale i1PCBanche r nanua lmen te , Infatti, sbrogHoauto mat ico non Significa artatto sbroghoottimizzato, specie p er c ir cum a singolataccla e specie se non S l Imposlano in ma-n ie ra a d equ ata I p a ra m e tri o pp ortu nl. P ia z -

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zamento dElicomponenti- Avendo come as-segnate Ie pos!7ioni dei led, del connetto-rie dellefora1ure cornlnclarno co n il disporrsI c o m po ne n ti. O s se rv la m o c he g ie la s te s ura'del la s ch ern atlco E lstatatatta in m od o dariprodurre 10stessa disposizione dei com-ponenti richiesl0 daJle s p e cil ic h e d i orogetto:questa aiuta fin dall'iruzio a dare ordlns aItutto. Es s e ndo il lata sinistro quello delleuscite (Led) disponiamo Ie rela.l ive resi-stenze eo II transistor oeuo stasso lataruolandoll in maniera da avem IIminor nu-m e ra d i In te rs e zio ni possibi1, deg h e la s t ic iI I q ua r zo e i relativi con de ns aton va nn odisposti il piu vlcino possib l le alia portaOSC1I2 del PIC L a sez ione di slrustra d.slPCB a ppa re COSI g ia abbas t a n za crdhata(figura 15) e sa ns i n t ravede uno sbro-_glio non imposs i. bi le . Ope rando in rnan le raanalogs crap oru arno a o estra i cornpc-nentl della sszlone dl ingressoe in bassoquelli d e lla s ez io ne d i a ltm e n ta zio ne . Dis-poruarno 1 0 zoccolo portalusiblle lungo ilbordo dslla scheda dove sara piu facilel'accessos posizioniamo II led 9V In pros-sm l ta del conoenore di aue ien taaone . da-to che ne IndICa 1 0 state, Procedlamo Inrna-niera analoga pe r 1 test-point T P _ 9V . TP _5Ve T P _G ND . A questa punto abb l amo ese-gUITO un routing globGile di rnasalrna (fi-gura 16). Mol!1 lniziano 10 sbrogllo dallasez lons dl atlrnentazione. Se i componen-ti s6no statl d lspos t i correll amen te non edatto che questa sia la migliore soluzione.Infatti, specie se sl dave rsauzzare unascheda singola fa ecia , a cca d e s pe ss o e beper far passare una sola pista dl a l imen ta -z ion e s i e o os tr ett i a la g lla r ne molte di se -goa ls , dando angine ad una p ro li fe raz ionedi ponficellj liIarL Dando invece ra prece-denza a quelle di segnale si puo sbrogliar-Ie tutte 0quasi senza pontlcalll lasciandoche II pontlcel lo filare sia impisgato (mag.ariLin po' piu spesso ) per la sola plsta di al l -men taz l one . L'approcciQ pU O e ss ere d if-fe (e n te p'e r PCB doppia taccla gratia al -I 'impiego dl v ia s ulle pis te d.isegnale plut-teste che su quelle dl alimentazione, Pro-cedendo nell'esempio, usererno II layerbottom dovendo realizzara un circuito asingola tacc ia . E' opportuno sertare Ipara-metn d el C AD in modo da operare In mils.lasciamo Ied un po' distarwaU clal bordotn modo che co n un a . sola linea d f m a ss alungolo stesso borda s i possa realizzare Iaeonnessione dl rnassa per Mil fled (01 ..D 7 ) . Sbrogliamo 1 8 . sezione e li o5ci l iazionB equ ella d el tra n sis to r co me u n n ucls la s a ( f i -


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r--Flg~m 19: R o ul ln g d l d a l1 ~ gllc ultlmato.

FlgU13 2t}; R f fl ni tu fi l d a tl o s ll ro g J io .

Figura 2"1:.Aree d f massa,

gura 17) Portara iI rifenmenlo dl rnassa clalconnettore di alimefltazione diretlamen!e alpin centrale del 7805 cornporta 11aglio dirnolte pists. E' preferi.bileaggirare I'ostacoloesternarnente in modo da conservars que-sto grado dt liberta per Ie suddette llnea (fi-gura 18) Ag.gimndo ostacoll, cambiancJoil percorso di plate gia sbrogliate pG r larnepassare altre (strapoa e ric011ga) , spo-stando slrategicamenle ta posizione diqualche cornponente. a vone, come inquesta caso, e possibile stn ogfiare ,',nterodrcuilo sanza I"tmpiego dl alcun ponticel10filare(figura 19). Facciamo due impor-tanti osservazionl:

1-\0 sbrogllo cos t porta lo a te rm in e n one datto chs sia r'unico ella consenta d'ievitare del tutto l'uso di pontlcsll l:z-probabllrnerne esistcno altre soluzio-

Ili ancha plu ottlrnizzare {p0r .ILlnghezzadei percorsl pel esernpto):3-ln ogni caso, data uno gsnerlco soro-

glioslI stngola taccia, non e detto alfattoche esista una SOlUZ10rle che evrn I'impie-go dlponllcelh.A questa punto e necsssano rtfinlre II lunacorrtrouanoo in percors: inspessendo Iepist: (specie quelle di alirnentazlone) erendendo plIJ protessmnale l 'aspeLlo delPCB (figura 20). Nel caso in CUI dobbiateprodurre If) schsda.in serls in maruera au-tomatics. conlrol late e rif ini' le adequata-mante laserigrsfia. Nel caso in cui Invacedobbtala raallzzarla arllglanallnente pore-te Inserire ~IJIbottom (mirrored) alcune se-rigrafie morse SlJ rama In questa secondocaso, tracciate can il LayeJbottom ,I con-tomo della seneca in modo cne sra sern-plica t3gllare ell einninare I area In eccessodopa 10svlluppo. F ancne opporluno ri -empire, can aree di massa, le zone vuotedella schada lfigura 21): sara pill sem-plice ottsnere 10 sviluppo ssnza sprecarecloruro torrlco e SIdara a l PCB un aspettopiu grlldevole (nell'esempio rnos t ra tc il pia-no di rnassa aggilJll lo non 11aparl icolBrl t i-nalila slettrtche rna in allrl casl potrebbeavome) . Ve r if lc a1 .e che non vi siano plste conlnterruzioru O a rnaqgior parte del CAD per-me1tono dl mdlvtduare j cosiddetu "par-uar cioe piste cne presentano parzlali trat-ti anche piccoLissimi, non completati)Eseguits. infine, sernpre il DRe (design ru-le check) per verificare, in part loolare. i Iivelffdi isolarneuto Ira pists 0 piazzoie a diversepotenziale elettrlco.

ead/co MIP 2758584

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pcb 090401 realizzazione pcb

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