LAPORAN PRAKTIKUM

“OPERASI DAN KARAKTERISTIK JK FLIP-FLOP”

I. Tujuan Percobaan

Adapun tujuan dari percobaan ini adalah mempelajari operasi dan karakteristik dari JK flip-

flop.

II. Alat-Alat dan Bahan Percobaan

Adapun alat dan bahan yang diperlukan dalam praktikum ini adalah sebagai berikut :

a. JK flip-flop tipe 7476

b. 16 pin DIP socket

c. Power supply 5 volt

d. Papan rangkaian

e. Switching (push to on switches)

f. Indicator level logika

III. Landasan Teori

Rangkaian Flip Flop merupakan rangkaian yang memiliki 2 keadaan stabil yang sering juga

disebut dengan binary. Flip Flop (FF) dapat berfungsi sebagai penyimpan data 1 bit, sehingga

rangkaian ini berperan penting di dalam rangkaian logika frekuensial. Ada beberapa jenis dari

FF sesuai dengan penggunaan dan sifatnya, yaitu SR (Set-Reset) atau SC (Set-Clear) FF,

JKFF, D (Delay) FF dan T (toggle) FF. Pada dasarnya FF terdiri dari 2 buah inverter dengan

output dari inverter yang satu dihubungkan pada input inverter yang lain, dan sebaliknya.

Rangkaian S-R flip-flop merupakan rangkaian flip-flop yang paling sederhana. Input S (set)

digunakan untu mengubah FF keadaan Q = 1 sedang input R (reset) digunakan untuk

1

mengubah FF ke keadaan Q = 0. Kalau S dan R dalam keadaan yang sama, yakni nol maka

dapat dibutikan bahwa FF dapat dalam keadaan set ( Q=1) maupun dalam keadaan reset (Q =

0). Rangkaian S-R FF dapat digambarkan sebagai berikut :

Gambar 1 . Rangkaian SR-FF

Berdasarkan gambar dapat kita lihat bahwa pada rangkaian S-R flip-flop, output juga

dipengaruhi oleh output rangkaian sebelumnya Tabel kebenarannya adalah :

No S R Mula-Mula Output

Qn Qn+1

1 0 0 0 1 0 1

2 0 0 1 0 1 0

3 0 1 0 1 0 1

4 0 1 1 0 0 1

5 1 0 0 1 1 0

6 1 0 1 0 1 0

7 1 1 0 1 1 1

8 1 1 1 0 1 1

Berdasarkan tabel kebenaran didapat bahwa saat S=1 dan R=1 nilai Qn+1= . hasil ini tidak

boleh terjadi sehingga disebut sebagai daerah terlarang.

2

S

R

Q

Q

Clocked SRFF.

Terkadang dalam melakukan praktikum, seorang praktikan sering melupakan output

rangkaian sebelumnya. Untuk mempermudah mengingat output rangkaian sebelumnya, pada

rangkaian dapat dipasang clock. Output rangkaian akan berubah setelah diberikan clock. Akan

tetapi, clock yang diberikan tidak mengubah tabel kebenaran dari rangkaian SR-flip-flop

sebelum diberikan clock. Rangkaian clocked SR-FF dapat digambarkan sebagai berikut :

Gambar 2 .Clock SR-FF

D Flip-Flop

Berdasarkan gambar rangkaian D-FF di bawah dapat kita ketahui bahwa kalau harga S/J

berlawanan dengan harga R/K, maka setelah pulsa klok dengan outputnya akan sama dengan

harga S/J. Dengan demikian, kalau input S/J dihubungkan dengan R/K lewat gerbang NOT

seperti di bawah maka akan terbentuk delay FF yang outputnya setelah pulsa klok terjadi,

sama dengan inputnya (D), atau outputnya tertunda 1 waktu klok terhadap input. D-FF dapat

dibentuk dari SR FF atau JK FF. Gambar rangkaian dari D-flip flop adalah sebagai berikut :

3

S

R

Q

Q

Clock

Gambar 3. Rangkaian D-FF

Tabel Kebenaran Rangkaian D Flip-Flop

No Dn

Mula-Mula

Qn+1

Qn Qn+1

1 0 0 1 0 1

2 0 1 0 0 1

3 1 0 1 1 0

4 1 1 0 1 0

Salah satu rangkaian Flip Flop adalah D-Flip Flop. Berdasarkan gambar rangkaian D-FF di

bawah dapat kita ketahui bahwa kalau harga S/J berlawanan dengan harga R/K, maka setelah

pulsa klok dengan outputnya akan sama dengan harga S/J. D-FF dapat dibentuk dari SR FF

atau JK FF. Gambar rangkaian dari D-flip flop adalah sebagai berikut.

4

JS /

CK

KR /

D Q

Q

Gambar 4. Rangkaian D-FF

Tabel Kebenaran Rangkaian D Flip-Flop

Clk D Q

1 1

0 0

1 1

0 1

Rangkaian D-FF dapat digunakan sebagai dasar memory RAM computer seperti pada

rangkaian register karena dapat sebagai pengingat keadaan sebelumnya. Seperti terlihat pada

tabel kebenaran tersebut, walaupun tidak di clock, dengan input 1 output Q tetap 1, dan ketika

dibei input 0, output tetap mengingat sebelumnya yaitu 1.

Rangkaian register merupakan sederetan rangkaian Flip Flop yang mampu menyimpan data n

bit. Ada 2 cara untuk memasukkan atau mengeluarkan data dari suatu register, yaitu serial

atau parallel. Pada cara serial, data dimasukkan/dikeluarkan bit demi bit berganti-ganti lewat

satu saluran, sedangkan pada cara parallel, n bit dimasukkan/dikeluarkan secara bersamaan

lewat n saluran.

5

JS /

CK

KR /

D Q

Q

Terdapat 4 macam register yaitu serial in-serial out, serial in-pararel out, parallel in-paralel

out, serial in-paralel in-serial out. Salah satu yang akan dijelaskan lebih lanjut adalah serial

input serial output yang gambarnya sebagai berikut.

Gambar 5. Rangkaian D-FF

Kalau setelah data dimasukkan secara serial seperti yang dijelaskan pada bagian I, kemudian

dimasukkan pulsa klok sebanyak 3 kali, maka setiap bit akan bergeser ke kanan 3 kali.

Atau dengan kata lain data 3 bit akan keluar lewat Q secara berganti-ganti sinkron dengan

pulsa klok . Jadi register gambar diatas juga dapat bekerja sebagai register serial in- serial out.

JK Flip-Flop

Untuk menyusun rangkaian ini, maka masing-masing input SR FF perlu ditambahkan gerbang

AND seperti gambar di bawah ini :

Gambar 6. Rangkaian JK FF

6

J

K

CK

S

R

Q

Q

Tabel Kebenaran Rangkaian JK FF

No Jn Kn Qn Qn+1

1 0 0 0 1 0 1

2 0 0 1 0 1 0

3 0 1 0 1 0 1

4 0 1 1 0 0 1

5 1 0 0 1 1 0

6 1 0 1 0 1 0

7 1 1 0 1 1 0

8 1 1 1 0 0 1

Perubahan output terjadi dalam rangkaian ini kalau pulsa kloknya =1 (High Level) sehingga

kalau inputnya berubah selama klok 1 maka outputnya juga berubah dan harga Qn+1 akan

ditentukan oleh Jn, Kn, dan Qn sesaat sebelum turun menjadi 0. Hanya saja meskipun input

dipertahankan tetap, kesulitan akan terjadi ketuka pulsa klok terlalu lebar atau besar pada

harga 1, terutaman kalau J=K=1. Bila hal ini terjadi maka harga Q akan tidak menentu,

kejadian ini disebut dengan Race Arround. Hal ini tidak akan terjadi kalau lebar pulsa tetap

lebih kecil dari waktu yang diperlukan untuk merubahnya output tD dalam puluhan nano detik.

Untuk menghindari kesulitan tersebut maka pada umumnya terdapat JK FF menggunakan

Master Slave. Rangkaian master slave JK Flip-Flop dapat digambar sebagai berikut :

7

J

K

CK

S

R

nQ

nQ

sCK

S

R

Q

Q

Gambar 7. Master Slave JK FF

Perlu diperhatikan pada rangkaian ini output yang dikembalikan pada JK FF bukan hanya

outputnya sendiri melainkan output dari SR FF secara keseluruhan. Kedua dengan adanya

gerbang NOT maka CK=CKm=CKs. Dengan demikian kalau mula-mula CK=0, karena CKm

juga 0 maka Qm dan tidak Qn tetap. Meskipun ada perubahan input sedangkan pada keadaan

ini CKs =1 maka S= Qm=0 dan R = tidak Qn=1 maka Q = Qs=0. Kalau S=Qm=1 dan R=Qm=0

maka Q=Qs =1. Atau dengan kata lain pada saat CK=0, output pada master tetap sedangkan

output slave mengikuti output masternya. Kemudian CK berubah menjadi 1 maka Qm sesuai

denga output JK FF. Pada saat ini karena CKs =0 maka harga Q masih tetap sehingga

mencegah terjadinya race around. Baru setelah CK berubah menjadi 0 kembali maka Q ajkan

berbah menjadi sama dengan Qm. jadi perubahan dari output master slave JK Flip-flop sama

dengan JK FF hanya saja perubahan outputnya terjadi pada saat pulsa klok turun kembali

menjadi 0. Dapat diketahui bahwa kalai CK =1, Qm akan berubah kalau input ( J,K ) di ubah,

sebaliknya saat CK =1 harga dari input dibuat tetap.

T Flip-Flop

T-FF merupakan J-FF yang inputnya dihubungkan dengan seperti gambar di bawah.

Demikian kalau inputnya T=J=K=0, outputnya tidak berubah setelah terjadi pulsa klok.

Gambar T-FF dapat digambarkan sebagai berikut

8

J

CK

K

T Q

Q

CK

Gambar 8. T FF

Tabel Kebenaran Rangkaian T-FF

No Tn Qn Qn+1

1 0 0 0

2 0 1 1

3 1 0 1

4 1 1 0

IV. Langkah-Langkah Percobaan

Adapun langkah-langkah percobaan dalam percobaan ini adalah sebagai berikut :

- Merangkai rangkaian SR-FF dibuat pada papan percobaan.

- Gunakan LED sebagai Indikator untuk mengetahui keadaan output Q dan tidak Q

9

S

R

Q

Q

Clock

- Hubungkan input S atau R ke ground untuk memperoleh keadaan 0 dan hubungkan

input S atau R ke VCC agar diperoleh level 1

- Input clock selalu dihubungkan dengan ground untuk memberi pulsa clock, hubungan

tersebut cukup dilepas sebentar saja dan kemudian dihubungkan lagi dengan ground.

- Ukurlah dengan multimeter, berapa besarnya tegangan output Q pada saat 1 dan pada saat

0.

- Melalui indikator LED catat nilai output yang baru untuk mengkombinasikan input S dan R

- Mewujudkan rangkaian seperti di bawah ini.

- Cara membuat input 0 dan cara mengetahui outputnya sama seperti langkah pada

percobaan 1.

- Merealisasikan JK-FF dengan IC 7476 yang sudah tersedia.

- Catat hasil pengamatan

- Buat table hasil pengamatan

V. Teknik Analisis Data

Dalam hal ini teknik analisis data yang digunakan adalah secara kualitatif karena data tersebut

hanya membandingkan perubahan yang terjadi pada hasil inpu atau output.

VI. Data Hasil Percobaan

Adapun hasil percobaan yang dilakukan selama praktikum adalah :

INPUT OUTPUT

J K Perubahan Pada T

0 0 0 ke 1 1 0

10

DQ

QClock

0 0 1 ke 0 1 0

0 1 0 ke 1 0 1

0 1 1 ke 0 0 1

1 0 0 ke 1 0 1

1 0 1 ke 0 0 1

1 1 0 ke 1 0 1

1 1 1 ke 0 0 1

VII. Analisis Data

Adapun analisis data yang dilakukan adalah berdasarkan data hasil pengamatan JK-FF maka

dapat dianalisis sebagai berikut dan tabel kebenarannya adalah :

No Jn Kn Qn Rn

1 0 0 0 0 0 0

2 0 0 1 0 0 1

3 0 1 0 0 0 0

4 0 1 1 0 1 0

5 1 0 0 1 0 1

6 1 0 1 0 0 1

7 1 1 0 1 0 1

8 1 1 1 0 1 0

11

Harga Sn dan Qn tidak pernah keduanya berharga 1, sehingga tidak pernah terjadi .

Lebih lanjut terlihat bahwa JK-FF mempunyai table kebenaran yang hampir sama dengan SR-

FF kecuali untuk J=K=1, yaitu :

a. Saat S=0 dan R=0 maka Qn+1=Qn ( tetap sama dengan sebelumnya)

b. Saat S=0 dan R=1 maka Qn+1=0

c. Saat S=1 dan R=0 maka Qn+1=1

d. Saat J=K=1, harga Qn+1 berlawanan dengan Qn, atau Qn+1=

Tetapi dalam hal ini antara teori dan hasil praktikum sangatlah jauh karena berdasarkan teori

sesuai dengan tabel kebenaran yang disebutkan bahwa untuk dan . Jadinya untuk

teori dan hasil praktikum sangatlah menunjukan angka yang tidak seimbang. Dan hal yang

diperlukan pada JKFF adalah bahwa perubahan outputnya terjadi kalau pulsa klok = 1 (high

level pulse), sehingga kalau inputnya berubah-ubah selama klok = 1, maka outputnya juga

berubah-ubah, dan harga akan ditentukan oleh harga sesaat sebelum pulsa

klok turun menjadi 0. Sehingga seharusnya J dan K dipertahankan tetap selama klok = 1.

Hanya saja meskipun input dipertahankan tetap, kesulitan akan terjadi kalau pulsa klok terlalu

lebar atau terlalu lama pada harga 1, terutama kalau J = K = 1 dan Q = 0 (baris 7). Q akan

berubah menjadi 1 kalau klok = 1. Dan kemudian karena sekarang Q = 1 sedang J dan K tetap

1 (baris 8), maka kalau tetap klok = 1, Q akan berubah-ubah dari 0 ke 1 dan sebaliknya akan

terus menerus (Dikutip : Buku Panduan Elektronika II Elektronika Digital).

VIII. Hasil dan Pembahasan

Berdasarkan hasil pengamatan dan analisis data dapat disimpulkan bahwa hasil yang

diperoleh telah sesuai dengan teori yang ada. Hal tersebut berarti percobaan yang dilakukan

praktikan sudah cukup berhasil. Akan tetapi, dalam melaksanakan percobaan ada beberapa

kendala yang dihadapi oleh praktikan diantaranya adalah sebagai berikut.

1. Kendala dalam merangkai alat percobaan di mana kabel-kabel yang akan digunakan untuk

merangkai rangkaian sudah berada dalam keadaan yang kurang baik sehingga sulit

digunakan.

12

2. IC 7400 yang tersedia di laboratorium banyak yang keadaannya sudah tidak layak pakai.

Hal ini menyulitkan kami ketika merangkai percoban 3, di mana IC 7400 yang kami

gunakan sudah rusak. Dalam hal ini kami mengambil inisiatif hanya menggunakan IC 7476

padahal dalam petunjuk praktikum seharusnya juga merangkai percobaan dengan IC 7400.

Penyimpangan percobaan yang kami lakukan tidak terlalu kentra jika dilihat dari data yang

telah kami peroleh. Akan tetapi, berdasarkan percobaan 3 (JK-FF) ternyata race around tidak

dapat kami amati. Hal ini mungkin disebabkan terlalu cepatnya prubahan output Q sehingga

fenomena tersebut tidak dapat diamati.

IX. Kesimpulan

1. Harga Sn dan Qn tidak pernah keduanya berharga 1, sehingga tidak pernah terjadi .

Lebih lanjut terlihat bahwa JK-FF mempunyai table kebenaran yang hampir sama dengan SR-

FF kecuali untuk J=K=1, yaitu :

a. Saat S=0 dan R=0 maka Qn+1=Qn ( tetap sama dengan sebelumnya)

b. Saat S=0 dan R=1 maka Qn+1=0

c. Saat S=1 dan R=0 maka Qn+1=1

d. Saat J=K=1, harga Qn+1 berlawanan dengan Qn, atau Qn+1=

2. Adapun hasil percobaan yang dilakukan selama praktikum adalah :

INPUT OUTPUT

J K Perubahan Pada T

0 0 0 ke 1 1 0

0 0 1 ke 0 1 0

0 1 0 ke 1 0 1

0 1 1 ke 0 0 1

1 0 0 ke 1 0 1

1 0 1 ke 0 0 1

1 1 0 ke 1 0 1

13

1 1 1 ke 0 0 1

14

DAFTAR PUSTAKA

Hill Frederick J & Peterson, Gerald R. (198). Switching Theory and Logical Design. New York:

John Wiley & Sons

Millman, Jacob & Halkias, Cristos C. (1972) Integrated Electronics: Analog and Digital Circuits

and System Tokyo: Mc. Graw-Hill International Book Company.

Sadia,I Wayan. 1992. Buku Panduan Elektronika II (Elektronika Analog). Diktat Kuliah

Sadia,I Wayan. 1992. LKM Elektronika II (Elektronika Analog). Diktat Kuliah(tidak

diterbitkan).

15

LAMPIRAN-LAMPIRAN

16