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Introducción a los Circuitos Secuenciales

Por:

Carlos A. Fajardo

[email protected]

Actualizado Julio de 2015

LATCHES Y FLIP-FLOPS

Circuitos Secuenciales

Son circuitos digitales con memoria. Su salida es función de la entrada y del estado actual. Los circuitos secuenciales pueden ser: Asíncronos: Cambian su estado de forma inmediata como resultado de variaciones en las entradas.

Síncronos: Cambian su estado en instantes de tiempo discretos bajo el control de una señal de reloj.

UIS - Sistemas Digitales 2

LATCHES

Circuitos Secuenciales Asíncronos


Latch S-R (Set - Reset)

S R Q

0 0 NC

0 1 0

1 0 1

1 1 X UIS - Sistemas Digitales 4

Latch S-R (Set - Reset)


Latch 𝑺 - 𝑹 (Activo en Bajo)

𝑺 𝑹 Q

0 0 X

0 1 0

1 0 1

1 1 NC


Latch 𝑺 - 𝑹 (Activo en Bajo)


Latch S-R con habilitación



C S 𝑹 Q

0 0 0 NC

0 0 1 0

0 1 0 1

0 1 1 X

1 X X NC


Latch D


Latch D

D Q

0 0

1 1


Flip - Flops Circuitos Secuenciales Síncronos


Circuitos Secuenciales Síncronos

• Los cambios ocurren “al mismo tiempo”.

• Su funcionamiento está sincronizado por una señal de reloj.

• Reloj (CLK) : Señal digital periódica.

• 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 1𝑇


Flanco Negativo o de

Bajada (1 0)

Circuito Detector de Flanco

Flanco Positivo o de

Subida (0 1)

CLK CLK C

____

CLK CLK C

____


Flip - Flops

• Un flip – flop es un LATCH con habilitación y detector de flanco.

UIS - Sistemas Digitales

CLK

16

Flip - Flops



CLK

17

Flip - Flops



CLK

18

TIPOS DE FLIP-FLOPS


Flip Flop D


S Q

R Q’

D

20

Flip Flop D


clk D Q

0 0

1 1

21

Flip Flop J K


S Q

R Q’

J

K

22

Flip Flop J K


CLK S 𝑹 Q

0 0 Q

0 1 0

1 0 1

1 1 𝑸

23

Flip Flop Tipo T


D Q

Registro

clk

T

0

1

Flip Flop Tipo T


clk T Q

0 𝑸

1 𝑸

Determine la forma de onda de Q


Flip-Flop tipo D


Flip Flop J-K


Tiempos de Setup y Hold


Tiempos de setup y hold


Los cambios NO ocurren instantáneamente


Los cambios no ocurren instantáneamente


Tiempo de Setup

• La señal debe estar estable antes de flanco de reloj.


Tiempo de Hold


• La señal debe estar estable después del flanco del reloj.

37

Tiempo que la señal debe ser estable


• Tsetup + Thold = Tiempo en que la entrada debe estar estable.

38

Tiempo de retardo en la salida Q


• Tcq = Tiempo que se tarda el Flip-Flop en entregar una salida estable.

39

Metaestabilidad

• Se presenta cuando se violan los tiempos de Setup y Hold.

• La salida es aleatoria.

• El comportamiento del circuito es incierto.


Metaestabilidad





Los cambio NO ocurren instantáneamente


Metaestabilidad

• Violación del tiempo de setup.


¿1 o 0?

¿1 o 0? 44

Meta-estabilidad

• Violación del tiempo de Hold


Frecuencia máxima de trabajo

• Cada diseño tiene una frecuencia máxima de trabajo.

• Esta frecuencia esta determinada por:

– El camino combinacional más largo.

– Y los tiempos: 𝑡𝑠𝑒𝑡𝑢𝑝 , 𝑡ℎ𝑜𝑙𝑑 , 𝑡𝑐𝑞. (de los flip-

flops)

• Actualmente esta frecuencia es calculada por las herramientas CAD.







flops)



Otras entradas: Reset, Enable


Entrada de Reset – Activa en Alto

D Q

Reset

Clk

La entrada de

Reset pueden

ser Síncronas

o Asíncronas.


Entradas de Reset – Activa en Bajo

D Q

R

Clk

La entrada de

Reset pueden

ser Síncronas

o Asíncronas.


Flip Flip D (Reset Síncrono)

D Q

Clk R

D

‘0’


Flip Flip D (Reset Síncrono)

D Q

Clk R

D

‘0’ D Q

R

Clk


Flip Flip D (Reset Asíncrono)


Flip Flop con Enable – Activo en Alto

D Q

Clk

E


Flip Flop con Enable – Activo en Alto


D Q

Clk E

D

56

Flip Flop con Enable


D Q

Clk E

D D Q

Clk

E

57

Flip – Flops de varias entradas


Flip-Flop tipo D (4 entradas)


Quiz


Par

Impar

61

fin UIS - Sistemas Digitales 62

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