Gigabit Ethernet 스위치 시스템 및 ASIC 기술이형섭, 김기민, 이형호/한국전자통신연구원 라우터기술 연구부

요약

Internet 의 활성화와 함께 네트워크의 사용자들이 늘어나고 네트워크를 이용한 어플리케이션이

점점 더 많은 대역폭을 요구함에 따라 Gigabit Ethernet 스위치 시스템은 현재 LAN 의 백본망

시스템으로 가장 많이 적용되고 있다. 본 고에서는 이러한 Gigabit Ethernet 기술과 관련하여

CSMA/CD 기본 개념을 살펴보고 기존 10/10Mbps Ethernet 기술과 Gigabit Ethernet 기술의

차이점을 비교하였다. 스위치 시스템과 관련해서는 현재 가장 많이 개발되는 Gigabit Ethernet

스위치 시스템들의 구조와 시스템구조에 따른 장단점을 살펴보고 Gigabit Ethernet 스위치 시스템

설계 시 요구되는 기능들을 조사하였다. 또한 한국 전자 통신연구원이 Gigabit Ethernet 기술개발

과제수행을 통하여 개발한 Gigabit ASIC 의 설계 구조 및 각 기능 블록의 동작들을 살펴 보았다.

I. 서 론

단일 매체를 여러 노드가 공유하는 방식으로 일정구역내의 컴퓨터간 통신 용도로 개발된

Ethernet 은 인터넷과 인트라넷의 활성화와 함께 근거리 데이터 통신망(LAN : Local Area Network)

에서 가장 많이 이용되는 통신 수단의 하나로 발전 하였다. 초기에 공유매체를 기반으로 개발된

Ethernet 시스템은 링크들의 대역폭 수요 증대에 부합하기 위하여 100Mbps 의 Fast Ethernet 를

채택하였으나, 매체 공유방식으로 인하여 발생하는 congestion 문제를 적절히 해결할 수는 없었다.

이후 Ethernet 시스템은 노드에 일정한 대역폭을 제공할 수 있는 dedicated bandwidth 를 제공하는

스위치 개념의 시스템으로 발전 하였고, LAN 백본망에는 traffic 의 병목현상을 제거하기 위하여

Gigabit Ethernet 스위치 시스템이 개발되어 적용되고 있다. 또한 Ethernet 기술은 gigabit 속도로

근거리 통신 뿐만 아니라 장거리 통신을 위한 방법으로 발전되고 있으며 현재는 10Gigabit Ethernet

의 표준화가 한창 진행 중이다.

최근 Gigabit Ethernet 스위치 시스템을 이용한 LAN 백본망의 구축이 빠른 속도로 진행되고

있으며, 현재 Gigabit Ethernet 스위치 시스템은 데이터 server 와의 접속 및 sub-network 간의 장거리

전송에 주로 활용되고 있다. 아직까지 노드에서는 gigabit 대역폭까지 요구하지는 않지만 추후

주변 기술이 향상되고 많은 콘텐츠들이 개발될 경우 일부 대용량의 대역폭을 요구하는

노드에서는 Gigabit Ethernet 이 사용될 것이다. 이에 본 고에서는 한국 전자 통신 연구원이 1998

년부터 1999 년까지 2 년간 정보통신부의 정보통신 연구개발 사업의 일환으로 수행한 Gigabit

Ethernet 기술개발 과제에 대한 내용들을 기술하였다.

서로에 이어서 제 2 장에서는 Gigabit Ethernet 뿐만 아니라 모든 Ethernet 기술의 근간이 되는

CSMA/CD(Carrier Sense Media Access/Collision Detection) 프로토콜의 동작 방법에 대해서

살펴보았다. 또한, 기존에 사용되고 있는 10/100Mbps Ethernet 기술과 Gigabit Ethernet 기술의

차이점에 대해서도 언급하였다. 제 3 장에서는 현재 개발되고 있는 Gigabit Ethernet 스위치

시스템들의 종류와 구조에 대해서 언급하였으며, 각 시스템의 구조에 따른 특징들에 대해서

언급하였다. 스위치 시스템의 성능을 결정하는 주된 기능으로는 packet 의 출력을 위한 스위치

포트 lookup 기능, packet forwarding 기능, packet 전달을 위한 scheduling 기능과 버퍼 관리 기능,

그리고 다수의 packet 이 동시에 동일한 출력 포트로 스위칭을 원할 경우의 중재 기능 등이 있다.

그러나 본 고에서는 지면의 제한으로 이와 같은 핵심 기능들의 처리에 대한 상세 기술은 다루지

않고 있다. 제 4 장에서는 Gigabit Ethernet 인터페이스를 가지고 IP(Internet Protocol) forwarding

기능을 수행하는 ASIC(Application Specific Integrated Chip)의 구현에 대해서 기술하였다. 구현된

ASIC 은 PCS(Physical Code Sublayer) 기능부, MAC(Media Access Control) 기능부 그리고 IP

forwarding 기능부로 구성되어 있고, 이 기능 블록들에 대한 구체적인 구조 및 동작은 제 4 장에서

설명한다.

II. Ethernet 기술

1. MAC(Medium Access Control) 기술

Ethernet 기술을 이용하여 데이터를 전송하는 방법은 크게 half duplex 전달방식과 full duplex

전달 방식으로 구분되며, 이에 따라 데이터를 전송하는 매체접근(MAC)이 달라진다. Half duplex

전달방식은 10Mbps Ethernet 과 같이 공유매체를 사용하는 버스형 네트워크에서 주로 사용하며,

full duplex 전달 방식은 점대점 구성의 네트워크에서 적용된다. 물론 점대점 구성의

네트워크에서도 half duplex 전달 방식이 가능하나 100Mbps 이상의 고속의 대역폭을 요구하는

네트워크에서는 잘 적용되지 않는다. half duplex 전달방식의 매체접근방식은 CSMA/CD 방식으로

하나의 전송라인을 공유하여 두개 이상의 노드가 같은 시간에 데이터를 전송하고자 하는 경우

공유매체를 효율적으로 사용하기 위한 방법이다. CSMA/CD 접근 방식은 10Mbps Ethernet 및

100Mbps Ethernet 에서 주로 사용되며 1Gigabit Ethernet 은 대부분의 네트워크가 점대점으로

구성되므로 잘 적용하지 않고 있다. CSMA/CD 방식은 ALOHA 의 경쟁개념을 토대로 설계된

프로토콜로서 임의의 한노드에서 다른 노드로 데이터를 전송하는 경우 데이터를 전송하는 경우

데이터를 전송하기 전에 전송로상에 데이터가 존재하고 있는지를 먼저 파악한다. 만약

전송로상에 데이터가 존재하는 경우 현재 송신중인 노드의 데이터가 존재하는 경우 현재

송신중인 노드의 데이터의 전송이 끝날 때까지 기다리게 되며, 전송이 끝나고 난 후 IPG(Inter

Packet Gap) 시간동안 기다린 다음, 수신되는 데이터가 없는 경우 데이터를 송신하게 된다.

CSMA/CD 매체 접근 방법에서 IPG 시간은 공유매체를 사용하는 노드들간의 균등한 데이터 전송

기회를 제공하는 기능을 수행한다. 그러나 여러 개의 노드가 공유매체에 접속되어 있는 경우 어느

한 노드에서 다른 모든 노드까지의 접속 길이가 다르기 때문에 각 노드까지 도착하는 신호의

전송시간이 다르게 되고 이로 인하여 전송선로상의 충돌 문제는 피할 수 없게 된다. <그림 1>은

전송로산의 신호 전송길이에 따라 충돌이 발생하는 예이다.

그림 1 CSMA/CD 접근 방식의 충돌 발생 문제

<그림 1>에서 노드 A 의 신호전송이 끝나면 전송지연이 가장 적은 노드 B 는 전송지연과 IPG

시간이 지난 후 공유 매체상에 신호가 없으므로 데이터 전송을 시작한다. 이때 노드 C 역시 송신할

데이터가 있으면 전송지연과 IPG 시간이 지난 후 공유 매체상에 신호가 없음을 감지한

상태이므로 데이터 전송을 시작한다. 이후 노드 B 에서 송신한 프레임이 전송지연시간 만큼

지연되어 노드 C 에 도달하게 되면 충돌이 발생하게 되고 노드 C 는 더 이상 데이터를 전송하지

않는다. 마찬가지로 노드 B 에서도 전송지연시간이 지난 후 노드 C 에서 보낸 프레임이 도달하면

충돌을 감지하고 데이터 전송을 중단한다. CSMA/CD 프로토콜에서는 이와 같은 충돌감지를

위하여 slot time 를 정의하게 되는데 Ethernet 프레임의 첫번째 preamble 데이터를 송신한 후

네트워크에서 충돌을 감지할 수 있는 충분한 시간을 말한다. 따라서 10Mbps Ethernet 에서 64

octets 의 최소 프레임은 충돌을 감지하기 위한 slot time 에 의하여 결정되었다. 10Mbps Ethernet 이

100Mbps 와 1Gigabit 의 고속의 Ethernet 으로 발전하면서 충돌 감지를 위한 방법이 달라지게

되었는데 100Mbps Ethernet 은 slot time 을 유지하고 케이블 길이를 줄이는 방법을 적용하였다.

그러나 Gigabit Ethernet 에서는 케이블 길이를 유지한 채 slot time 을 늘리는 방법을 적용하였다.

Ethernet 망의 속도에 따른 CSMA/CD 프로토콜과 관련된 parameter 들을 <표 1>에 나타내었다.

Ethernet 에 적용되는 또 다른 데이터 전달모드 방식은 full duplex 전달모드로서 full duplex

전달모드의 경우 half duplex 전달방식과는 달리 송수신을 동시에 처리하게 되므로 충돌의 문제가

발생하지 않으나, 네트워크의 상황에 따라 flow control 기능을 수행하지 못하므로 이를 위한

별로의 기능이 요구된다. Full duplex 전달모드의 flow control 방식은 네트워크상에서 수신되는

프레임을 처리할 수 없는 경우 프레임이 입력되는 노드에서 더 이상의 데이터 전송을 못하도록

제어 프레임을 보내는 방식을 사용하며, 이 방식은 802.3x 에 정의되어 있다. 그러나 이것은

사용자가 시스템을 사용하지 못하게 하는 방법으로서 용량이 많은 segment 에서 정체를 일으키게

되는 경우가 발생하게 된다.

표 1 CSMA/CD 프로토콜 Parameter

III. Gigabit Ethernet 기술

1. Gigabit Ethernet 계층 구조

Gigabit Ethernet 의 경우 10Mbps Ethernet 이 100Mbps 의 연장선상에 있으므로 MAC 프레임

구조가 같고 동일한 protocol 를 적용한다. 따라서 기존의 10/100Mbps Ethernet 에 비하여 커다란

차이점은 gigabit rate 의 고속 신호를 처리하기 위한 physical 계층의 접속매체 및 신호 처리

방식이다. <그림 2>에 physical layer 를 중심으로 변경된 Gigabit Ethernet 의 계층구조 및 적용되는

매체의 종류를 나타내었다.

그림 2 Gigabit Ethernet 의 계층구조 및 매체종류

Gigabit Ethernet 의 물리계층의 매체로는 802.3z 의 표준안에서 정한 광섬유(fiber-optic cable)와

구선(copper cable) 및 802.3ab 의 1000Base-T 표준에서 정의된 category 5UTP 케이블이 사용된다.

802.3z 의 1000Base-X 표준은 Fiber Channel 의 물리계층을 근간으로 하고 있으며, PCS 기능으로

8B/10B encoding 및 decoding 방식을 사용한다. GMII(Gigabit Media Independent Inerface) 기능부는

물리계층에서 사용된 매체의 종류 및 coding 방법과는 관계없이 MAC 계층에서 Ethernet 프레임을

처리하기 위하여 MAC 기능부와 physical 계층 사이에 정의된 인터페이스 표준이다. GMII

인터페이스에서 데이터는 octet 단위로 전송이 이루어지며, 캐리어 존재를 표시하는 것과 충돌이

없다는 것을 표시하는 2 개의 상태를 가리키는 신호가 있다.

그림 3 Gigabit Ethernet 의 Carrier Extension 프레임

2. Carrier Extension 과 frame Busting

Ethernet 에서 CSMA/CD 프로토콜을 사용하는 half duplex 전송방식의 최대 케이블 길이는

2.5km(최대 4 개의 repeater)이고, 충돌을 감지하기 위하여 요구되는 최소 프레임 크기는 64바이트

(1 Slot Time)이다. 100Mbps Ethernet 에서는 최소 프레임 단위를 유지하면서 10Mbps Ethernet 에

대한 확장된 개념을 가지기 위해서 최소 프레임 크기는 동일하게 유지하지만 최대 케이블 길이는

100m 로 감소시켰다. 이를 Gigabit Ethernet 의 half duplex 전송 방식으로 확장하면 최대 케이블

길이가 10m 로 감소되어야 한다. 이것은 별로 바람직한 방법이 아니므로 Gigabit Ethernet 과의

호환성을 유지하기 위해서 최소 프레임 크기는 64바이트를 유지하고 있다. 그래서 데이터

프레임이 512바이트보다 작으면 확장 심볼로 채워주어 slot time 이 충족될 수 있도록 하여 주는

방법을 사용한다. 이를 carrier extension 이라 한다. <그림 3>에 carrier extension 를 사용한 이더넷

프레임의 형식을 나타내었으며, 이러한 carrier extension 방법은 적정한 케이블 길이를 가지면서

기존의 Ethernet 과의 상호 운용성(inter-operable)을 유지하게 하여 준다.

그러나 carrier extension 방법은 호환성을 위하여 매우 간단한 방법이지만 프레임의 크기가 작을

경우 대역폭을 낭비하게 된다. 최소 프레임인 경우 이 프레임을 보내려면 최고 448바이트까지

채워 넣어야 하므로 이것은 결국 성능의 저하를 초래한다. 특히 작은 프레임이 많은 경우 100Mbps

Ethernet 과 비교하여 별다른 대역폭의 증가가 발생하지 않는다. 이러한 것을 해결하기 위하여

Frame Bursting 을 사용한다. <그림 4>는 frame bursting 이 적용된 Gigabit Ethernet 프레임의 구조를

보여 주고 있다. Frame bursting 의 동작은 carrier extension 후 다음 프레임들은 연속해서 최소

IPG(Inter Packet Gap)만을 유지하면서 1,500바이트인 burst timer 가 종료할 때까지 연속으로 packet

을 전송한다.

그림 4 Frame Bursting 된 Gigabit Ethernet 프레임

IV. Gigabit Ethernet 스위치 시스템

1. 스위치 시스템의 구조

기존 네트워크의 확장을 위하여 사용하였던 Bridge 시스템들은 보다 많은 대역폭의 요구를

맞추기 위하여 거의 모든 LAN 에서 Ethernet 스위치 시스템으로 바뀌었으며, 최근에는 스위칭

기능과 라우팀 기능을 통합하는 형태로 발전하고 있다. 현재 스위치 시스템은 단순 허브 기능을

수행하는 layer2 스위치 시스템으로부터 라우팅 기능을 수행하는 layer3 스위치 시스템까지 다양한

형태로 개발되고 있다. 스위치 시스템의 일반적인 구조는 <그림 5>와 같이 입력포트 모듈, 스위칭

패브릭 모듈, 프로세서 모듈, 출력포트 모듈로 구성되어 있다. 입력 및 출력포트 모듈에서는

물리계층과 MAC 계층의 접속기능을 수행하고, 버퍼링 기능, lookup 및 packet 의 forwarding

기능을 수행하며, 스위칭 모듈은 스위치 순서를 결정하는 arbitration 기능과 스위칭 패브릭을

제어하기 위한 스위칭 제어 및 관리 기능을 수행한다. 프로세서 모듈은 망 관리 기능 및 spanning

tree protocol 기능, 라우팅 기능 등을 수행한다.

2. LAN 스위치 시스템의 진화 구조

초기 LAN 스위치 시스템인 layer2 스위치 시스템은 Bridge 시스템 개념에서 출발하여 Bridge

기능인 learning 기능, filtering 기능, aging 기능을 동일하게 수행하고, Bridge 와 마찬가지로 looping

방지를 위한 spanning tree algorithm 을 수행한다. 그러나 스위치 시스템은 Bridge 시스템에 비하여

multiple path 의 형성이 가능하므로 높은 성능을 얻을 수 있고 지연시간이 적으므로 높은 성능을

얻을 수 있고 지연시간이 적으므로 경제적이라는 장점이 있다. layer2 스위치 시스템은 데이터

packet 의 forwarding 을 MAC 주소에 의하여 수행하고 lookup 은 exact matching 방법을 사용한다.

Packet 의 스위칭 방법과 관련해서는 packet 의 헤더부분만 검사하여 오류가 없는 경우 packet 의

스위칭을 요구하는 Cut through 방식과 packet 전체를 버퍼에 저장하였다가 스위칭이 가능한 경우

packet 을 스위칭하는 Store and Forward 방식이 있다. Cut through 방식은 주로 전송로의 신뢰성이

높고 switch blocking 이 발생하지 않는 스위치 시스템 구조에 적용되며, 일반적으로 입력 버퍼링

구조로 인하여 스위치 blocking 이 발생되는 대다수의 layer2 및 layer3 LAN 스위치들은 Store and

Forward 방식의 스위칭을 사용한다. 현재 개발되는 layer2 스위치 시스템은 단순히

동일네트워크에서 허브를 대신하는 기능으로 사용되는 Unmanaged 스위치 시스템과 VLAN 구성

기능 등을 통하여 다른 서브 네트워크를 연결 시킬 수 있는 Managed 스위치 시스템의 두 가지

형태로 개발되고 있다. Unmanaged 스위치 시스템은 네트워크 관련 정보나 네트워크 구성에 관한

기능을 수행하지 않으므로 <그림 5>의 스위치 시스템 구조에서 processor 모듈이 없는 형태이다.

이와 같은 layer2 스위치 시스템은 상위 프로토콜에 독립적이고, 구현이 간단하여 경제적이라는

장점이 있으나, 네트워크의 확장이 어렵고 broadcast storm 이 발생하는 단점이 있다. 이 문제를

개선하기 위하여 layer2 와 layer3 기능을 혼합하여 설계한 OAR(One Armed Router) 스위치

시스템이 제안되었다.

그림 5 일반적인 스위치 시스템의 구성도

OAR 스위치 시스템의 구조는 <그림 6>과 같으며, 입출력포트 중 하나로 IP 주소에 의하여

packet 을 forwarding 시키는 IP Engine 으로 구성한다. 각 입출력 Line 카드에서는 입력되는

데이터에 대해서 layer2 스위칭과 layer3 스위칭 중에 어떠한 처리를 필요로 하는지를 판별한 후, 각

처리에 적합한 Engine 으로 전달한다. 그러면 각 Engine 에서는 해당 packet 를 forwarding 하기 위한

경로를 찾아내게 된다. 이와 같은 OAR 스위치 시스템의 장점은 layer2 스위치 시스템에서

발생하는 broadcast storm 을 방지할 수 있고 네트워크 확장이 가능하고, 또한 layer3 스위치

시스탬의 routing 기능을 수행하여 Router 시스템의 기능을 대체한다는 것이다. 그러나 이와 같은

OAR 스위치 시스템은 routing 성능이 낮고, layer3 packet 이 많은 경우 packet 처리의 지연 시간이

길어진다는 단점이 있다.

이와 같은 OAR 스위치 시스템의 단점을 보완하기 위하여 개선된 스위치 시스템 구조는 모든

입출력 line 카드에서 layer2 및 layer3 forwarding 기능을 동시에 수행할 수 있도록 설계되어지고

있다. Gigabit Ethernet 스위치 시스템은 주로 LAN 백본망에 적용되므로 Internet 의 백본 링크

속도를 제공하는 layer3 의 routing 기능이 요구된다. 결국 Router 가 가지는 기능의 일부를

수행하여야 하므로 고속의 packet 처리 시스템에서는 Router 와 스위치 시스템의 경계가 모호해

지고 있는 상황이다. 지금까지 개발된 상용 layer3 시스템들은 layer3 계층인 IP 주소에 의하여

경로를 확인한 후 이를 tag 나 label 로 변환하여 layer2 형태로 바꾸어 주고 tag 나 label 값에 의하여

스위칭되는 Route Once Switch Many 개념의 시스템들과 기존의 스위치 시스템 구조에서 layer3

packet 처리 기능을 추가하는 routing switch 개념의 스위치 시스템 형태로 개발되었다. 두 가지

접근 방법 중에서 Gigabit Ethernet 스위치 시스템은 layer3 packet 처리 기능을 추가한 routing

스위치 시스템 형태로 개발되고 있다. layer3 routing 스위치 시스템은 각 라인카드 모듈에 모듈로

입력되는 packet 들의 forwarding 을 결정하기 위한 FT(Forwarding Table)이 있다. 이 때 processor

모듈부는 routing 프로토콜을 수행하여 RT(Routing Table)를 생성 관리하고, 만들어진 RT 은 스위칭

패브릭이나 별도의 경로를 통하여 라인카드내의 FT 를 갱신하는 기능을 수행한다. layer3 스위치

시스템 개발과 관련하여 두 가지 접근방법에 대한 특징들을 <표 2>에 비교하였다.

그림 6 OAR 스위치 시스템의 구성도

표 2 layer3 스위치 시스템의 개발 구조에 따른 특징 비교

3. Gigabit Ethernet 스위치 시스템 설계시 고려사항

Gigabit Ethernet 은 기존의 Ethernet 과의 호환성을 유지하는 관점에서 10Mbps/100Mbps Ethernet

기술을 확장한 기술이다. 그러나 Gigabit Ethernet 은 기존의 10Mbps 및 100Mbps 의 확장선상에

있다는 장점을 가지고 있으나, 서비스를 우선으로 한 설계 되었으므로 Gigabit Ethernet 만으로

latency 에 민감한 트래픽의 전송을 보장하기 어렵게 되어 있다. Gigabit Ethernet 은 고속의 신호를

전송함으로 인하여 버퍼의 overflow 시 유실되는 데이터 프레임의 양 또한 크게 되므로 overflow

문제를 줄이기 위하여 흐름제어 기능이 필수적이며, 우선순위 또한 중요한 고려 사항이 된다.

따라서 Gigabit Ethernet 스위치 시스템을 설계하는 경우 Gigabit 속도에서 traffic 을 라우트 할 수

있어야 하므로 시스템 설계와 관련하여 주로 고려해야 하는 사항들은 네트워크의 확장성에 관한

부분과 wire speed routing 을 할 수 있는 lookup 기능, 그리고 Qos 를 보장할 수 있는 switching 방법

등이다.

네트워크 확장성을 위하여 Gigabit Ethernet 스위치 시스템은 네트워크 내부 접속을 위한

Ethernet 인터페이스 뿐만 아니라 Internet 망과 접속하기 위한 WAN 인터페이스를 제공하여야 하며

layer2 레벨의 switching 뿐만 아니라 layer3 switching 이 구현되어야 한다. packet forwarding 을 위한

lookup 기능 수행 시 wire speed 를 위하여 각 라이카드 모듈의 forwarding Engine 은 최소

1.6Mpps(Mega packet per second)이상이 되어야 하며, forwarding table 에 가지고 있는 최소 entry

수는 50K 이어야 한다. 또한 QoS 를 보장하기 위하여 Gigabit Ethernet 스위치 시스템은 Integrated

Service 의 자원예약 방법이나, Differentiated Service 의 priority 방법을 지원해야 한다. 또한 각 line

카드의 forwarding engine 에서는 packet filtering 및 classification 을 수행하고, priority 에 따라

분류된 packet 들을 등급에 맞추어 scheduling 하여야 한다. Priority scheduling 의 구현 방법으로는

Longest Queue, Oldest Queue, Weighted Roud Robin, Parallel Iterative Matching 등의 여러 방법들이

제안되고 있다.

그림 7 Gigabit Ethernet 스위치 시스템을 적용한 망의 구성의 예

4. 개발된 스위치 시스템의 망 적용 예

Gigabit Ethernet 스위치 시스템이 모든 LAN 네트워크에 적용될 것이라는 예측 아래

정보통신부에서는 한국전자통신연구원 주관으로 2 년(1998 년~1999 년)동안 Gigabit Ethernet

스위치 시스템 개발을 추진 하였으며, 그 결과로서 2Gbps 용량의 uplink 용 에지 스위치 시스템과

16 포트 Gigabit 링크를 가지는 OAR 구조의 LAN 백본 스위치 시스템을 개발 하였다. 개발된

스위치 시스템들은 상품화되어 외국제품과 시장에서 경쟁하고 있으며 장거리 캠퍼스 네트워크

뿐만 아니라 소규모 네트워크의 백본 시스템으로 적용되어 고속의 데이터 전달을 실현하고

있으며, 기존 망에서 사용하고 있는 FDDI, 100Mbps Ethernet 스위치 시스템들을 대체하여 보다

빠른 네트워크를 구현하고 있다. 실제 네트워크 상에서 Gigabit 시스템이 가장 먼저 적용된 부분은

네트워크의 트래픽이 서버로 집중되어 있는 경우에 병목현상을 제거하기 위하여 스위치와 서버

간의 링크를 Gigabit Ethernet 으로 대체하는 것이었다. 이와 관련하여 가장 먼저 개발된 시스템

형태는 uplink 용으로 gigabit link 를 가지는 100/1,1000Mbps 시스템으로 기존 사용되고 있던

10/100Mbps 스위치 시스템을 대체하는 형태로 적용되었다. 추후 개발된 대용량의 백본용

시스템은 대규모 네트워크에서 gigabit link 를 통하여 스위치와 스위치 간 대용량의 Gigabit 스위치

시스템은 기존 FDDI 백본 시스템을 대체하는 형태로서 적용되었다. 개발된 Gigabit Ethernet

스위치 시스템들을 이용하여 기존 시스템들을 대체 적용하여 구성할 수 있는 LAN 네트워크의

구성의 예를 <그림 7>에 보였다.

V. Gigabit Ethernet ASIC 기술

Gigabit Ethernet 은 IEEE802.3z 와 IEEE802.3ab 에 의해서 표준화가 이루어 졌으며, 여러 벤더

(XaQti, SEEQ Technology 등)에 의해서 MAC 과 PCS 가 결합된 칩들이 발표되었다. 그러나 이들

칩들은 MAC 과 PCS 기능만이 내장되어 있으므로 고속 Router 나 Switch 시스템에 적용되기

위해서는 추가적인 회로와 기능이 요구된다. 이러한 기능 중에서도 고속의 트래픽을 전달하기

위한 라우팅 처리의 고속화가 이루어 져야만 효과적인 정보 전달이 이루어 질 수가 있다.

한국전자통신연구원이 개발한 Gigabit Ethernet ASIC(GigaChan) 에서는 이러한 요구를 충족하기

위하여 하드웨어에 의한 고속의 IP lookup 과 forwarding 기능을 함께 내장하여 계층 3 switching 과

forwarding 을 할 수 있는 기반을 제공하고 있다. 또한 IP packet 의 예외 처리를 위한 고성능 RISC

마이크로프로세서(ARM7)도 내장되어 있다. 이러한 프로세서는 IP 처리 뿐만 아니라 ASIC 의 내부

레지스터의 관리와 운영 상태를 보고하는 기능을 가진다. 프로세서의 IP 전달은 wire-speed 로의

전송을 방해 할 수 있으므로 packet 의 블록 전송에는 송/수신이 분리된 DMA(Direct Memory

Access)를 사용한다.

1. Gigabit Ethernet ASIC(GigaChan)의 구조

본 ASIC 은 기본적으로 IEEE802.3z 의 표준안을 따르고 있다. MAC 은 GMII(Gigabit Media

Independent Interface) 인터페이스를 사용하여 물리 층과 직접 접속이 된다. GMII 인터페이스는

칩의 외부로 직접 연결되거나 내부 PCS 의 GMII 인터페이스와 연결이 되며, 외부의 PMA(Physical

Medium Attachment)를 거쳐서 fiber 나 STP/UTP 로 연결이 된다. 외부에서 125MHz*10BIT=1.2Gbps

의 데이터 전송률을 가지게 된다. 시스템의 호스트나 스위치와는 33MHz~66MHz 의 32 비트

송수신 포트를 통해서 연결이 되고, 효과적인 연결을 위해서 다수의 FIFO 제어 신호가 함께

제공한다. 물리 층의 일부로 내장된 PCS 는 FC-0(Fiber Channel 0) 인터페이스를 통하여 PMA 와

연결이 되고 GMII 를 통하여 내부의 MAC 과 연결이 되어 진다. 또한 PCS 는 GMII 와 FC-0 의

데이터 전환을 위한 8B/10B 부호화/복호화 기능과 상대 노드와의 매개 변수를 주고 받는 자동

협상 기능을 수행한다. 위의 같은 단순한 Gigabit Ethernet 제어 기능 외에도 계층 3 의 IP 주소

lookup 과 packet 을 forwarding 하기 위한 forwarding engine 을 forwarding 하기 위한 forwarding

engine 인 PPPE(Programmable Packet Processing Engine)가 실장 되어 있다. PPPE 는 수신된 IP packet

을 분류하고 오류를 검사하며, lookup controller 의 결과를 반영하여 packet 의 헤더를 재구성한다.

<그림 8>은 구현된 ASIC 의 내부 구조를 보여주는 구성도 이다. 각 구성 블록은 다음과 같은

구조와 기능을 가지고 있다.

그림 8 Gigabit Ethernet ASIC 의 구성도

2. PCS UNIT 기능

PCS 는 송신부, 수신부 그리고 자동 협상부로 구성이 된다. 송신부는 IEEE Draft 802.3z 의 송신

state diagram 기능을 지원하는 송신 state machine 과 running disparity, code alignment 기능 그리고

8B/10B 인코더 기능을 수행한다. PCS 송신부는 AN(Auto-Negotiation)의 시작 제어에 따라

CONFIGURATION, IDLE 그리고 DATA 의 세가지 모드에서 동작된다. Running disparity 는 현재의

disparity 에 따라서 coding값을 다르게 하여 전체적인 ‘0’과 ‘1’의 disparity 가 ‘0’ 이 되도록 하는

기능이며, Code-group alignment 특수코드인 /K28.5/를 항상 짝수 번째에 오도록 하여 오류를

검출할 수 있도록 하는 기능이다. 또한 충돌 감지 신호를 생성하여 MAC 으로 전달한다.

PCS 수신부는 8B/10B 디코딩, 프레임 끝 검사, 코드 그룹 동기 검출, running disparity 에러 검출

등의 기능을 수행하며, IEEE 802.3z Clause 36 의 PCS 수신 및 동기화 state diagram 을 state machine

으로 구현한 것이다. PCS 수신부는 PMA 로부터 수신한 데이터를 8B/10B decoder 를 사용하여

분해한 후에 상위 MAC 으로 GMII 인터페이스를 통해서 전달한다. 반 이중 모드에서의 충돌을

감지하기 위하여 PCS 송신부로 현재 수신이 진행 중임을 알리는 신호를 활성화 시킨다. 자동

협상부는 연결된 두 1000BASE-X 디바이스간에 서로의 정보를 교환하여 최대한의 성능을 동작할

수 있도록 한다.

AN 은 /C/Ordered Sets 을 교환하는 자동 설정 방식과 디바이스간에 미리 설정되어 있는 방식을

이용하는 수동 설정 방식을 모두 제공한다. 1000BASE-X 디바이스에서 전원을 켜거나 링크를

다시 시작하면 PCS 의 AN 은 현재의 동작모드를 CONFIGURATION 으로 설정하고 AN 을

시작한다. AN 의 주요 기능으로는 링크 파트너의 configuration 메시지 검출, 우선 순위 결정 기능

(half duplex/full duplex, Flow Control)과 같은 IEEE 802.3z Clause 37 에서 정의된 기능을 수행하는

제어 회로들로 구성이 된다.

3. MAC UNIT 기능

MAC 은 상위 층으로는 switch fabric 이나 system 의 Host 와 연결이 되고 하위 층으로는 GMII

인터페이스를 통해서 물리 층에 연결이 된다. MAC 은 IEEE 802.3z 표줌 규격을 따르며 MAC

프레임 구성(Premble, SFD, DA, SA, LENGTH, PADDING, FCS, EXTENSION) Carrier Sense 신호

검출, Collision 신호 감지/JAM 신호 송신/재전송(BackOff), 주소 검사(Unicast/Multicast/Broadcast),

CRC 생성/검사, MAC 프레임 검사(IEEE 802.3, DIX2.0), 125MHz GMII 인터페이스, 상위 층과의

접속을 위한 buffering 그리고 SNMP/RMON 관리를 위한 MIB(Management Information Base) 기능

(RFC1757, RFC1213/1573, RFC1643, IEEE 802.3z Clause 30)을 수행하게 된다.

MAC 의 송신부는 상위 층의 데이터 전송 요구를 받아 들여서 정의된 규격(IEEE802.3)에 맞도록

MAC 프레임을 재구성한 후 송신 버퍼에 저장한다. 저장된 프레임은 MAC TX UNIT 의 제어 state

machine 의 동작에 따라서 GMII 인터페이스를 통해서 물리 층으로 전달하게 된다. 물리 층으로

전달할 경우에는 자동으로 preamble 과 SFD 그리고 CRC 값이 추가되어 보내어지며, 프레임간의

IFG(Inter Frame Gap)를 유지하면서 연속적인 전송을 하게 된다. 반 이중 모드에서는 충돌에 의한

전송 오류가 발생할 수 있다. 이러한 경우에는 BackOff 시간동안 기다린 후에 재전송 하도록 한다.

또한 MAC 수신부의 수신 버퍼 overflow 를 방지하기 위해서 자동으로 또한 상위 층의 도움으로

제어 프레임을 전송하게 된다. 반 이중 방식으로 인한 carrier extension 을 보상하기 위한 burst 전송

기능을 지원한다. MAC 의 수신부는 GMII 인터페이스를 통하여 프레임을 수신한 후, SFD 를

검출하고 목적지 주소를 검사하여 수신된 MAC 프레임에 대해서 CRC 검사와 수신 프레임의

길이를 검사하여 정상인 경우에만 프레임 처리를 허용한다. 네트웍 관리기능을 지원하기 위하여

SNMP/RMON MIB, Ethernet MIB, Ethernet-like MIB) 등의 통계 정보를 위한 레지스터를 관리한다.

4. IP Forwarding UNIT 기능

Network 간의 traffic 을 고속화 하기 위해서 이들 network 을 연결하는 Router 의 고성능화가

절실하게 요구되었고, 이러한 고성능화의 핵심은 IP 의 처리를 어떻게 고속화 하는가에 따라서

결정된다. 그래서 계층 3 IP forwarding 방법의 고속화와 고속의 packet switching 기법을 사용하여

다중 병렬 링크 구조를 가지는 네트워크를 형성하여야 하며, 고속의 packet 전송을 전담할 수 있는

하드웨어 기반의 전용 network processor 가 Router 에 있어야만 한다. 본 ASIC 의 IP Forwarding

Engine 은 gigabit 속도와 FIFO 에 의한 queue slack 을 보장하기 위하여 수신된 packet 을 병렬로

처리할 수 있는 파이프라인 구조 외에도 고속 처리와 저속 처리를 분리한 구조를 기본으로

채택하고 있다. 고속 처리 경로와 저속 처리 경로는 내장된 RISC 프로세서, Lookup 제어기 그리고

Packet Processing Engine 사이의 피드백 메커니즘(Feedback Mechanism)을 이용하여 서로 연동하여

동시에 packet 을 처리하게 된다. Forwarding Engine 은 수신된 packet 을 효율적으로 처리하기

위해서 Packet 분류기, Packet Forwarder, 테이블 Lookup 제어기, Packet 변환기 등으로 구성이 된다.

Packet 분류기는 헤더 처리 시간을 최소화하기 위해서 MAC 주소, IP 주소 그리고 프로토콜 ID 를

이용하여 packet 을 검사하고 다음 필드를 어떻게 처리하여야 할지를 파이프 라인 상에서 다중

비교 수행한다. 즉, packet 확인, checksum 검사, 프로토콜 분류 등이 동시에 수행된다. QoS 에 대한

요구의 증가로 lookup 에 소요되는 시간은 최악의 시간이 평균시간 보다 더욱 중요한 요소가

되었다. Gigabit Ethernet 으로 인하여 링크의 속도는 극적으로 증가하였고 고속 IP 주소 lookup 의

필요성을 한층 더 부각시켰다. 최근에 제안된 방법으로 수 Mpps 의 packet 전송이 가능하게

되었으나 테이블을 위한 메모리 크기와 테이블 변경 식나이 여전히 문제로 남아있다. 본 ASIC

에서는 포인터 최적화를 이용한 멀티웨어 트리 구조를 사용하여 LPM(Longest Prefix Matching)을

위한 신속한 lookup 을 수행하고, 2 bank lookup memory 구조를 사용하여 packet 을 위한 lookup 과

table 의 update 가 동시에 이루어질 수 있도록 하였다. packet 분류 결과와 lookup 의 결과를

사용하여 packet 이 처리될 경로가 결정된다. 수신된 packet 이 IPv4 이고 옵션이 사용되지 않은

일반적인 packet 이면서 오류가 없고 lookup 결과도 일치하면 고속의 경로를 통해서 처리 되고

그렇지 않은 경우에는 내장 프로세서의 의존하는 저속 경로로 처리 된다. 변환기에서는 lookup

결과에 따른 next-hop MAC 주소가 새롭게 갱신이 되고, 목적지 스위치 포트 번호가 추가된다.

또한 TTL 값을 감소시키고 checksum 을 다시 계산하게 된다. 즉, 목적지 스위치 포트 넘버와 packet

의 상태, packet 의 서비스 타입을 위해 32 비트 크기의 헤더를 별도로 추가하여 packet 헤더

encapsulation 과정을 수행한다.

5. ASIC 의 구현과 시험 모델

ASIC 은 CMOS 0.35(technology 를 사용한 MQEP(Metal Quarter Flat Plastic Package) 304 핀으로

구현되었다. 내부에서의 packet buffering 과 2 bank lookup memory 로 인하여 약 110 만 Gate 가

사용되었다. 개발된 ASIC 의 기능을 시험하기 위해서 <그림 9>와 같은 모델의 시험 보드를

설계하였고, Ethernet Pattern 발생기와 site 에서 직접 수집한 시험 데이터를 사용하여 내부의

기능을 검증 하였다. SMART Bit 는 Gigabit Ethernet 의 시험용 packet 을 생성하기 위한 장비이며,

Network processor 를 통해서 송수신되는 packet 의 상태와 성능을 확인하기 위하여 이용되었다.

Routing processor 는 테이블 갱신을 위해서 Router 간의 정보를 주고 받기 위한 요소이며, ASIC

내부 RISC 프로세서와 외부의 message buffer 를 통해서 정보를 주고 받을 수 있다. 또한 shared

message pool 을 공유하기 위한 버스 중재 회로를 내장하고 있다.

그림 9 Network Processor Test Environment

Ⅵ. 결 론

본 고에서는 Gigabit Ethernet 이 기존 10/100Mbps Ethernet 과 같은 점 및 다른 점을 살펴보고 현재

개발되고 있는 Ethernet 스위치 시스템들의 구조와 개발된 ASIC 의 주요 기능들을 살펴 보았다.

Gigabit Ethernet 은 기존의 Ethernet 과 compatible 하게 적용하겠다는 관점에서는 출발하였으므로

프레임 구조 및 CSMA/CD 프로토콜을 그대로 적용하고 100Mbps Ethernet 에서 사용하는 full

duplex 전달방식 및 flow control 기술을 그대로 사용한다. 따라서 Gigabit Ethernet 은 단지 빠르다는

것 이외에 기존의 Ethernet 은 단지 빠르다는 것 이외에 기존의 Ethernet 기술과 차이가 없는 것처럼

보인다. 그러나 Gigabit Ethernet 은 half duplex 전달방식에서 gigabit 전송의 장점을 살리기 위하여

Carrier Extension 과 Frame Busting 이라는 두 가지 새로운 기능이 추가되었다. 이와 같은 새로운

기능의 추가에도 불구하고 Gigabit Ethernet 은 주로 full duplex 전달방식으로만 사용될 전망이다.

현재의 LAN 스위치 시스템들은 서비스의 요구가 다양해 지면서 보다 많은 기능을 수행해야

하고 보다 많은 대역폭 제공을 요구 받고 있다. 이미 대다수의 네트워크에 적용된 Ethernet Switch

와 Router 시스템들은 보다 빠르고 보다 많은 대역폭들을 제공하는 계층 3 개념의 스위치

시스템으로 변경될 전망이다. 현재 개발된 대다수의 Gigabit Ethernet 스위치 시스템은 OAR 구조로

LAN 백본망에 적용되고 있으므로 라우팅 기능의 병목으로 인하여 백본망에서 요구되는

서비스를 충족하기 어려울 것으로 예상된다. 따라서 추후 Gigabit Ethernet 은 고속 Router

시스템에 기본적인 인터페이스로 적용될 것이며, Gigabit Ethernet 스위치 시스템은 routing 기능을

위한 추가적인 회로와 기능이 보완되어 계층 3 의 routing 스위치로 개발될 것이다.

또한 본 고에서는 Gigabit Ethernet 의 PCS 기능과 MAC 기능을 제공할 뿐만 아니라 하드웨어에

의한 고속의 IP lookup 과 forwarding 기능을 함께 내장하여 계층 3 switching 과 forwarding 을 할 수

있는 기반을 제공하는 Gigabit Ethernet ASIC(GigaChan)을 소개하였다. 이러한 IP lookup 및

forwarding 기능은 고속 스위치 시스템의 핵심 기능을 수행하는 네트워크프로세서의 개발에

직접적으로 적용이 가능하다.

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