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UUNNIIVVEERRSSIIDDAADD CCAARRLLOOSS IIIIII DDEE MMAADDRRIIDD

Problemas de Electrónica Digital:

Fundamentos de Ingeniería Electrónica

Grado en Ingeniería Mecánica

2º Curso 2º Cuatrimestre

Fecha: 05/02/2014

Autores: Luis Mengibar, Virginia Urruchi

EESSCCUUEELLAA PPOOLLIITTÉÉCCNNIICCAA SSUUPPEERRIIOORR

DDEEPPAARRTTAAMMEENNTTOO DDEE

TTEECCNNOOLLOOGGÍÍAA EELLEECCTTRRÓÓNNIICCAA

Universidad Carlos III de Madrid Departamento de Tecnología Electrónica

Fundamentos de Ingeniería Electrónica Problemas de Electrónica Digital

2

EJERCICIO 1 Convierta el siguiente número binario a base decimal. Indique el desarrollo utilizado. Número binario: 1110002

Solución: Utilizando la estructura de pesos para codificación en base binaria se puede poner:

5600081632

202020212121 012345

1110002=5610 EJERCICIO 2 Codifique en base octal los siguientes números binarios:

a) 10010010012 b) 111000111002 c) 110012 Solución: a) 10010010012

Se agrupan los dígitos binarios de 3 en 3 tanto a izquierda como a derecha, a partir de la coma. Se añaden los ceros necesarios en los extremos para completar los grupos de 3.

1111

001001001001

10010010012=11118 b) 111000111002=34348

c) 110012=318

EJERCICIO 3 Codifique en base hexadecimal los siguientes números binarios: a) 111000112 b) 1110001112

Solución: a) 111000112 Se agrupan los dígitos binarios de 4 en 4 tanto a izquierda como a derecha, a partir de la coma. Se añaden los ceros necesarios en los extremos para completar los grupos de 4.

3

00111110E

111000112=E316

b) 1110001112=1C716

EJERCICIO 4 Convierta a base binaria los siguientes números hexadecimales: a) CAE 16 b) F116 c) 78D16

Solución: a) CAE16 Se transforma cada dígito hexadecimal en su correspondiente código binario:



3

EAC

111010101100

CAE16=1100101011102 b) F116=111100012 c) 78D16=0111100011012

EJERCICIO 5 Convierta a base binaria los siguientes números octales: a) 6538 b) 78 c) 41208

Solución: a) 6538

Se transforma cada dígito octal en su correspondiente código binario:

356

011101110

6538=1101010112

b) 78=1112 c) 41208=1000010100002

EJERCICIO 6 Exprese en hexadecimal los siguientes números decimales: a) 6084510 b) 1010 c) 1100 10 Solución: a) 6084510

Como el número decimal sólo tiene parte entera se aplica división sucesiva entre 16.

Solución: 6084510=EDAD16

b) 1010=A16

c) 110010=44C16

EJERCICIO 7 Simplifique las siguientes expresiones aplicando las Leyes del Álgebra de Boole.

a) AACABCBC

b) ))(( BACBABAC

Solución:

128

10 1314077

23712260

3802

130045

60845

MSB

A DD E

16

1616



4

a)

AACABCBC Propiedad Distributiva

AAABCBCA

)( Ley de Absorción

AACBC Axioma: CACAA

ACBC Axioma: BCBCC

ABC b)

))(( BACBABAC Tª De Morgan, OR-exclusivo

))(()( BACBABAABC Prop. Distributiva, Tª. De Morgan

))(( ACBCBABAACBC Prop. Distributiva, 0BB

ABCABCACBC Ley de Absorción

ACBC

EJERCICIO 8 Simplifique las siguientes expresiones booleanas utilizando el Teorema de De Morgan y las leyes del Álgebra de Boole.

a) ACCBACBA )(

b) )()())(( DBCAABCCDA

Solución: a)

ACCBACBA )( Teorema de De Morgan

ACCBACBA Teorema de De Morgan

ACCBACBA )( Ley Involutiva y Prop. Distributiva

ACCABACBA Ley de absorción y ACCAC

ACBABA Ley de absorción y BABAA

ABC

b) )()())(( DBCAABCCDA Tª De Morgan

))(()( DBCAABCCDA Tª De Morgan, Distributiva,

0CC

))(( DBCAABDCA Prop. Distributiva

ACDBACADABDBBDCA Ley de Absorción

ACDADBDCA Prop. Distributiva

ADBCCDA )( 1CC , Prop. Distributiva



5

BAAD )( 1 AA

BD EJERCICIO 9 Se conoce la tabla de verdad de la función F. Obtenga la expresión canónica como suma de productos.

BA F

00 0 01 1 10 0 11 1

Expresión como suma de productos:

BAABF EJERCICIO 10 Simplifique la función lógica y compruebe que el valor de la expresión, simplificada y sin simplificar, coincide para todas las combinaciones de valores de las variables de entrada.

))(( CABACBG

Solución:

))(( CABACBG Teorema de De Morgan

)( CABACB Teorema de De Morgan

)()( CABABC Propiedad Distributiva

)()( CABABAC Propiedad Distributiva y 0CC

ABC

Finalmente: ABCCABACBG ))((

Tabla de verdad para el primer término de la igualdad se desarrolla como sigue:

CBA CB ACB ACB CA CAB Primer término

000 0 0 1 0 0 0 001 0 1 0 0 0 0 010 0 0 1 0 1 1 011 0 1 0 0 1 0

100 0 0 1 0 0 0 101 0 1 0 1 1 0 110 1 1 0 0 1 0 111 1 1 0 1 1 0



6

Tabla de verdad para el segundo término de la igualdad se desarrolla como sigue:

CBA C A Segundo término

000 1 1 0 001 1 0 0 010 1 1 1 011 1 0 0

100 0 1 0 101 0 0 0 110 0 1 0 111 0 0 0

Se puede observar que los valores de los dos términos de la igualdad coinciden para todas las combinaciones de valores de variables de entrada. EJERCICIO 11 Simplifique las siguientes expresiones booleanas expresadas como sumas de productos utilizando las Leyes del Álgebra de Boole.

a) 2

)2,1,0(H

b) 3

)7,6,4,2,0(H

Solución: a)

ABABBABAABABABABH 1

2

)()2,1,0(

b) CBAACBABCABCABCH3

)7,6,4,2,0( Prop. Distributiva

CBAABABCBAABCCABCC

11

)()( Prop. Distributiva

CBAABB )( Ley:

BAABA

CBA



7

EJERCICIO 12 Obtenga a partir de la tabla de verdad de la función F, su expresión en forma canónica algebraica y numérica, como suma de productos.

CBA F m

000 1 0 FORMA ALGEBRAICA

Suma de productos: ABCBACABCABCF

FORMA NUMÉRICA

Suma de productos: 3

)5,3,2,0(F

001 0 1

010 1 2

011 1 3

100 0 4

101 1 5

110 0 6

111 0 7

EJERCICIO 13 Sintetice las siguientes funciones lógicas.

a) CDBBAABDCF )(

b) )())(( DACBDCBAF

Solución:

a) CDBBAABDCF )(

b) )())(( DACBDCBAF

BA C D

F

BA C D

F



8

EJERCICIO 14 Realice los cálculos necesarios y rellene la tabla de verdad que se acompaña. La función f se describe en el circuito de la figura. Nota: LSB= bit menos significativo. MSB= bit más significativo. LSB = “Least Significant Bit”. MSB = “Most Significant Bit”. Los números 0, 1, 2, etc. indican el peso de cada una de las salidas del decodificador o multiplexor.

a b c d f

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

Solución: En general, existen dos métodos de resolución de este tipo de ejercicios de análisis de circuitos:

El primero consiste en asignar valores a las entradas hasta completar todas las filas de la tabla de verdad. El valor de las salidas del circuito se calcula propagando las el valor de las entradas de izquierda a derecha hasta alcanzar las salidas, calculando todos los valores intermedios que sean necesarios. Este método es general y se puede utilizar para analizar cualquier circuito combinacional. Sin embargo, resulta tedioso.

El segundo método consiste en observar cuidadosamente el circuito para encontrar alguna propiedad de alguno de sus bloques que nos permita analizarlo más fácilmente, dividiéndolo en partes más sencillas.

Dependiendo de los componentes que forman el circuito, su complejidad y de cómo se conectan entre sí, será más ventajoso aplicar un método u otro. Analizaremos a continuación algunos casos de la tabla de verdad para el circuito propuesto aplicando el primer método. Para ello se utilizará la siguiente figura, en la que aparecen representadas las señales intermedias del circuito (salidas del decodificador D0, D1, D2, D3 y entradas al multiplexor M0, M1, M2, M3).



9

Decodificador

0

1

2

3

1

2

3

0

Multiplexor

fLSB

MSB

d

c

MSB LSB

D1

D3

D2

M1

M2

a b

D0M0

M3

DEC2:4 MUX4

Si se considera que las entradas abcd=0000, al ser ab=00 la salida f coincidirá con el valor presente en la entrada 0 del multiplexor (señal M0). Por otra parte, al ser cd=00, se activará la salida 0 del decodificador que tomará el valor ‘0’, siendo el resto de salidas del decodificador ‘1’, por lo que la salida f valdrá 0. Si las entradas toman el valor 0001, al ser cd=01 se activará la salida 1 del decodificador, por lo que la señal D1 valdrá ‘0’ y D0, D2 y D3 tomarán el valor lógico ‘1’. La salida f tomará el valor presente en la entrada M0 al ser ab=00, es decir valdrá ‘1’. Siguiendo un razonamiento semejante para todos los casos posibles que se pueden presentar en las entradas, se calcularían las señales intermedias que fueran necesarias para cada caso y se obtendrían a partir de ellas el valor que tomaría la salida f. A continuación analizaremos este circuito mediante el segundo método. Si se consideran únicamente las variables a y b (entradas de selección del multiplexor), podemos dividir la tabla de verdad en cuatro partes (ab=00, 01, …). Examinaremos cada caso por separado:

Si a = ‘0’ y b = ‘0’ la salida f tomará el valor de la entrada 0 del multiplexor (f = M0). Esta entrada está conectada directamente a la salida de menor peso (0) del decodificador (M0 = D0). Por definición, en un decodificador únicamente puede encontrarse activa una de las salidas en cada instante. Por lo que para este circuito, al ser las salidas activas a nivel bajo, la salida 0 del decodificador valdrá ‘0’ cuando C = ‘0’ y D = ’0’, y ‘1’ en el resto de casos. Este resultado nos permite calcular los primeros 4 valores de la salida. Tal como se muestra en la siguiente tabla de verdad:

a b c d f

0 0 0 0 0

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

Si a = ‘1 ‘y b = ‘1’ la salida f del multiplexor toma el valor de su entrada 3 de dato (f = M3), la cual está conectada directamente a la salida 3 del decodificador (M3 = D3). Aplicando un razonamiento similar al seguido cuando se analizó el caso a = ‘0’ y b = ‘0’, se obtiene el valor que toma la salida f para las cuatro últimas filas de la tabla de verdad. La salida 3 del decodificador



10

tomará el valor ‘0’ únicamente cuando c = ‘1’ y d = ‘1’, siendo ‘1 en el resto de los casos. Es decir la tabla de verdad, cuando ab =11, es:

El resto de casos para a y b, se analizan de forma similar pero teniendo en cuenta que las entradas al multiplexor no se encuentran conectadas de forma directa a las salidas del decodificador.

Para el caso a = ‘0’ y b = ‘1’, la salida f toma el valor de la entrada 1 del multiplexor (señal M1, f = M1), el cual se puede calcular a partir de la siguiente figura, en la que se han representado las señales intermedias (D0, D1, D2, D3, M1, M2) del circuito.

Decodificador

0

1

2

3

1

2

3

0

Multiplexor

fLSB

MSB

d

c

MSB LSB

D1

D3

D2

M1

M2

a b

D0M0

M3

DEC2:4 MUX4

La señal M1 (entrada 1 del multiplexor) valdrá ‘1’ cuando D0 y D1 (salidas 0 y 1 del decodificador respectivamente) valgan ‘0’ a la vez. Sin embargo, esto es imposible, ya que en cada instante únicamente una de las salidas del decodificador puede estar activada y valer ‘0’. Por ello, M1 siempre tomará el valor ‘0’, independientemente del valor que tomen a y b. Es decir la tabla de verdad, cuando ab = 01, es a siguiente:

a b c d f

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

Para el caso a = ‘1’ y b = ‘0’, la salida f toma el valor de la entrada 2 del multiplexor (señal M2, f = M2). M2 valdrá ‘1’ (puerta NAND) cuando D1 ó D2 valgan ‘0’, es decir para los casos cd = 00 y cd =10, y cero en el resto.

a b c d f

1 1 0 0 1

1 1 0 1 1

1 1 1 0 1

1 1 1 1 0



11

a b c d f

1 0 0 0 0

1 0 0 1 1

1 0 1 0 1

1 0 1 1 0

La tabla de verdad completa es la siguiente:

a b c d f

0 0 0 0 0

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

1 0 0 0 0

1 0 0 1 1

1 0 1 0 1

1 0 1 1 0

1 1 0 0 1

1 1 0 1 1

1 1 1 0 1

1 1 1 1 0

EJERCICIO 15 En una memoria EPROM 1Kx8, debido a un error durante el proceso de fabricación, la patilla correspondiente al bit más significativo del bus de direcciones se encuentra conectada permanentemente a ‘0’. Ponga una V sobre la línea en las respuestas verdaderas y una F en las falsas.

La memoria con el error... En la memoria con el error...

Pasa a denominarse EEPROM.

Es no volátil

Es de acceso aleatorio

No se puede conectar con otras memorias por el bus de datos.

El bus de datos es bidireccional.

No puede utilizarse en ningún caso

Para borrarla basta con no alimentarla.

Se reduce a la mitad el número de bits utilizables

Se reduce a la mitad el ancho de cada palabra utilizable

El bus de direcciones es bidireccional.

Solo se puede acceder a las posiciones pares.

Solo se puede acceder a las posiciones con dirección menor que 512

Solo es necesario conectar 7 líneas del bus de datos.

Su capacidad, medida en número de palabras, se reduce a la mitad



12

Solución: Se han marcado en negrita las respuestas verdaderas La memoria con el error... En la memoria con el error...

Pasa a denominarse EEPROM.

Es no volátil

Es de acceso aleatorio

No se puede conectar con otras memorias por el bus de datos.

El bus de datos es bidireccional.

No puede utilizarse en ningún caso

Para borrarla basta con no alimentarla.

Se reduce a la mitad el número de bits utilizables

Se reduce a la mitad el ancho de cada palabra utilizable

El bus de direcciones es bidireccional.

Solo se puede acceder a las posiciones pares.

Solo se puede acceder a las posiciones con dirección menor que 512

Solo es necesario conectar 7 líneas del bus de datos.

Su capacidad, medida en número de palabras, se reduce a la mitad

EJERCICIO 16 En el sistema lógico de la figura todos los circuitos son multiplexores cuatro a uno donde C y A son las entradas de selección menos significativas. Se pide:

Obtener la tabla de verdad de la función de salida F (A,B,C,D).

Realizar la misma función lógica con una PLA de cuatro entradas. Indique los fusibles que permanecen tras el proceso de programación.



13

Solución:

M0

M1

M2

M3

M4

M0

M1

M2

M3

M4

La salida F toma el valor presente en la entrada de dato que se seleccione en el

multiplexor M4 mediante las entradas A B del circuito.

Las entradas al multiplexor M4 son las salidas de los multiplexores M0, M1, M2 y M3.

Hay que tener en cuenta que A es la entrada de selección de menor peso del multiplexor

M4, por lo que cuando en la tabla de verdad AB = 01, se seleccionará el dato presente

en la entrada 10 del multiplexor M4 y cuando AB = 10 se seleccionará el dato presente

en la entrada 01 del multiplexor M4.

Por otra parte, el valor en la salida de los multiplexores M0 a M3 depende del valor de

las entradas CD que actúan como entradas de selección para estos multiplexores.

Según lo anterior, y teniendo en cuenta que las entradas de selección menos

significativas son A y C, se puede calcular la tabla de verdad del circuito directamente.

En la siguiente tabla de verdad se han incluido, además de las entradas y la salida del

circuito (columnas A, B, C, D, F), el multiplexor que proporciona el dato a la salida F,

según los valores de A y B (columna MUX), y una breve explicación sobre como se

obtiene el valor de salida de ese multiplexor (Valor seleccionado).



14

A B C D F MUX Valor seleccionado

0 0 0 0 0

MO

(AB=00) (BA=00)

Entrada de dato 00 de M0

0 0 0 1 1 Entrada de dato 10 de M0 (C es la entrada de selección de menor peso de M0)


0 0 1 1 0 Entrada de dato 11 de M0

0 1 0 0 1

M2

(AB=01) (BA=10)



0 1 1 0 1 Entrada 01 de M2 (C es la entrada de selección de menor peso de M1)


1 0 0 0 1

M1 (AB=10) (BA=01)





1 1 0 0 0

M3 (AB=11) (BA=11)





El esquema de la PLA con los fusibles que permanecen tras la grabación es el de la siguiente figura:

1

2

46

9

11

14

15

8



15

EJERCICIO 17 El circuito de la figura representa las funciones lógicas XY de tres entradas, A, B y C.

Se pide:

a) Obtenga la tabla de verdad de las funciones X(A,B.C) e Y(A,B.C). Tome en ambos casos la variable A como la más significativa.

b) Obtenga las ecuaciones en forma de suma de productos sin simplificar para la variable X

Solución:

BCABY

CAABX

)()(

A partir de las ecuaciones anteriores, asignando valores a las variables y calculando el

valor de las expresiones, se puede completar la tabla de verdad para X e Y:

A B C AB A+C BC X Y

0 0 0 0 0 1 0 0

0 0 1 0 1 1 1 0

0 1 0 0 0 1 0 0

0 1 1 0 1 0 1 1

1 0 0 0 1 1 1 0

1 0 1 0 1 1 1 0

1 1 0 1 1 1 0 1

1 1 1 1 1 0 0 0

La expresión sin simplificar forma de suma de productos se obtiene a partir de las filas

en las que X toma el valor ‘1’. Cada una de las filas representa un producto formado por

todas las variables de entrada (negadas o sin negar). Si la variable toma el valor ‘0’

aparece negada y si toma el valor ‘1’ aparece sin negar.

Cada uno de estos productos en los que aparecen todas las variables de la función se

denomina minitérmino. La expresión en forma de suma de productos en los que

aparecen todas las variables (en forma directa o complementada) se denomina forma



16

canónica (producto canónico). Esta suma de productos se puede expresar de forma

compacta mediante una expresión con un sumatorio que se denomina forma compacta o

numérica.

La función X está formada por la suma de los minitérminos 1, 3, 4 y 5.

3

)5,4,3,1(CBACBABCACBAX

EJERCICIO 18 En el circuito de la figura todos los componentes son ideales. El decodificador trabaja considerando como ‘1’ lógico la tensión de 5 V y como ‘0’ lógico la tensión de 0 V. Dibuje la forma de onda de la tensión en la salida del operacional (Us) cuando la tensión en las entradas A y B varían según la forma de onda del cronograma de la figura. Indique los puntos más significativos de la tensión Us. ¿En qué configuración trabaja el operacional?

Solución:

Existe realimentación al estar conectada la salida Us al terminal – del operacional, por

lo que trabaja como amplificador sumador inversor.



17

El decodificador trabaja considerando como ‘1’ lógico la tensión de 5V. y como ‘0’

lógico 0V. El funcionamiento del decodificador se puede representar en la siguiente

tabla:

Entradas Salidas

A B 00 01 10 11

0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1

Solamente se encuentra activa una sola salida del decodificador en cada instante, por lo

que la salida activa tendrá una tensión de 5V. y el resto 0V.

Analicemos el caso A = ‘0’ B = ‘0’:

VVR

RUs 55

1

1

Como solamente se encuentra activa una entrada, el resto de casos se resuelve de la misma forma. Pero considerando el valor correspondiente para la resistencia conectada al terminal inversor (-) del operacional (R1, 2R1, 4R1, 8R1). Por lo tanto:

A B R (-) Us

0 0 R1 VVR

RUs 55

1

1

0 1 2R1 VVR

RUs 5,25

2 1

1

1 0 4R1 VVR

RUs 25,15

4 1

1

1 1 8R1 VVR

RUs 625,05

8 1

1



18

Con la tabla anterior, dibujar el cronograma es inmediato:

EJERCICIO 19 Diseñar un sistema formado por tres pulsadores y un LED, de forma que éste se enciende solamente cuando se pulsen dos pulsadores a la vez.

a) Con puertas AND, OR y NOT b) NAND c) NOR

Solución: Llamaremos A, B y C a los pulsadores y L al LED. Cuando un pulsador se encuentre pulsado su variable lógica tomará el valor lógico ‘1’ y valdrá ‘0’ cuando no se encuentre pulsado. Cuando el LED está encendido L vale ‘1’ y ‘0’ cuando está apagado. Teniendo en cuenta lo anterior, se construye la siguiente tabla de verdad que define el comportamiento del circuito lógico que controla el LED.

A B C L Pulsadores

0 0 0 0 Ningún pulsador activado

0 0 1 0 Un único pulsador activado


0 1 1 1 Dos pulsadore activados


1 0 1 1 Dos pulsadores activados

1 1 0 1 Dos pulsadore activados

1 1 1 0 Tres pulsadores activados

Las ecuaciones lógicas del circuito en forma de sumas de productos se pueden obtener a partir de la tabla de verdad:



19

3

)6,5,3(CABCBABCAL

A partir de la ecuación anterior se puede dibujar de forma directa, sustituyendo cada operador por la puerta lógica equivalente, el circuito lógico sin simplificar con puertas AND, OR e inversores (NOT) que controla el encendido del LED:

AND3

inst16

AND3

inst17

AND3

inst18

OR3

inst19

L

NO

T

inst2

0

A B C

NO

T

inst2

1

NO

T

inst2

2

Para obtener el circuito equivalente sin simplificar implementado únicamente con puertas NAND, se transformaría la ecuación obtenida anteriormente aplicando las propiedades del álgebra de Boole, o modificado de forma gráfica el circuito obtenido anteriormente con puertas AND, OR y NOT.

CABCBABCAL

CABCBABCAL Doble inversión

CABCBABCAL Teoremas de DeMorgan

Un inversor se puede obtener a partir de una puerta NAND cortocircuitando sus dos entradas. Esto se puede demostrar comparando las tablas de verdad de un inversor y la de una puerta NAND de dos entradas con sus dos entradas unidas entre si.

A B C

A B C

A B C

AA BB CC

L



20

Para obtener el circuito equivalente implementado únicamente con puertas NOR, Hay que transformar la ecuación obtenida anteriormente con puertas AND, OR y NOT aplicando las propiedades del álgebra de Boole, o modificar de forma gráfica ese circuito obtenido anteriormente.

CABCBABCAL

CABCBABCAL Doble inversión

CABCBABCAL Teoremas de DeMorgan

)()()( CBACBACBAL Teoremas de DeMorgan

)()()( CBACBACBAL Teoremas de DeMorgan

En la última expresión cada uno de los sumandos parciales se puede representar mediante una puerta NOR de 3 entradas. En la figura se representa como se puede transformar el resto del circuito para dibujarlo únicamente con puertas NOR. Al igual que para el caso de las puertas NAND, un inversor se puede obtener cortocircuitando las entradas de una puerta NOR.

NOR3

inst

NOR3

inst1

NOR3

inst2

NO

R2

inst9

NO

R2

inst1

0

NO

R2

inst1

1

A B C

OR3

inst6

NOT

inst8

NOT

inst12

L

NOR3

inst13

NOR2

inst15

Nota: En general, antes de implementar el circuito se utiliza algún método de minimización (álgebra de Boole, mapas de Karnaugh, algoritmos implementados en computadora, etc.) para así obtener un circuito más sencillo, con un menor número de componentes. En nuestro caso se podría utilizar el A. de Boole para obtener una expresión más sencilla, con menos literales (variables) y operadores lógicos, lo que daría lugar a un circuito con menos componentes. En este caso particular, el lector puede comprobar que no es posible simplificar el circuito Nota: Las puertas NAND y NOR son especialmente interesantes, ya que cualquier circuito se puede diseñar únicamente con puertas NAND o NOR.



21

EJERCICIO 20 Un sistema de alarma tiene 4 detectores A, B, C y D situados en distintas zonas de un edificio. La alarma se encenderá cuando se activen 3 ó 4 detectores. La alarma nunca se disparará si se activan uno o dos detectores, tampoco se disparará si A = 0 y B = C = D = 1. Por razones de seguridad la alarma se encenderá si B = C = D = 0 y A = 1. Suponga que cuando el detector se activa proporciona un ‘1’ lógico a su salida y que cuando se activa la alarma se indica mediante un ‘1’. Implemente el circuito de activación de la alarma con puertas, AND, OR y NOT.

Solución:

A partir de los datos del enunciado se puede obtener la tabla de verdad para la activación de la alarma (F):

A B C D F

0 0 0 0 0

0 0 0 1 0

0 0 1 0 0

0 0 1 1 0

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

1 0 0 0 1

1 0 0 1 0

1 0 1 0 0

1 0 1 1 1

1 1 0 0 0

1 1 0 1 1

1 1 1 0 1

1 1 1 1 1

Y la ecuación lógica del circuito:

ABCDDABCDCABCDBADCBAF

El esquema del circuito sin simplificar con puertas AND, OR y NOT es el siguiente:

A B C

AA BB CC

D

D

F



22

EJERCICIO 21 Dada la función lógica f(A,B,C,D) = Σ(0,1,3,5,7,9,11,12) (Vale ‘1’ para la entradas 0,1,3 … y ‘0’ en el resto de casos). Obtenga la expresión de puertas utilizando únicamente puertas NAND. No es necesario que dibuje el esquema de puertas, solo las ecuaciones. Solución:

DCABCDBADCBABCDADCBACDBADCBADCBAf

DCABCDBADCBABCDADCBACDBADCBADCBAf Doble inversión

DCABCDBADCBABCDADCBACDBADCBADCBAf Teorema de DeMorgan

EJERCICIO 22 Dada la PAL de la figura, en la que se han implementado las funciones lógicas F y G, se pide:

a) Obtenga las expresiones algebraicas canónicas en forma de suma de productos de las funciones F y G de la Figura 1

b) Suponga ahora que A= ‘0’. Implemente las funciones F y G mediante un multiplexor de tres entradas de selección (según se muestra en la Figura 2, de forma que si la entrada de selección S2 es ‘0’ se obtiene en la salida Y del multiplexor la función F y si S2 es ‘1’ se obtiene G.

A B DC

F G

Figura 1

MUX

D0

D1

D2

D3

D4

D5

D6

D7S2 S1 S0

Y

Y = F ‘0’

Y = G ‘1’ C D

MUX

D0

D1

D2

D3

D4

D5

D6

D7S2 S1 S0

Y

Y = F ‘0’

Y = G ‘1’ C D

Figura 2



23

Solución:

Las expresiones algebraicas de F y G se obtienen observando los contactos existentes en

el plano AND y en el plano OR.

CDDBACABF

ACBCADG

Si suponemos que A=’0’, las expresiones anteriores se simplifican, al eliminarse todos

los productos lógicos en los que aparezca la variable A:

CDF

BCG

Por la definición de funcionamiento de un multiplexor:

c) Cuando S2=’0’ se seleccionarán las entradas de dato D0 a D3 del

multiplexor según los valores de C y D.

d) Cuando S2=’1’ se seleccionarán las entradas de dato D4 a D7 del

multiplexor según los valores de C y D.

F se debe obtener cuando S2 = ‘0’. En este caso, se seleccionan las entradas de dato D0

a D3 del multiplexor. Por otra parte, como F = CD, quiere decir que F valdrá ‘1’

únicamente cuando C = D = ’1’. Por lo que se debe seleccionar un ‘1’ cuando CD=11.

Por lo tanto, en las entradas de selección del multiplexor se deben poner los siguientes

valores lógicos (fila Valor dato):

Selección CD 00 01 10 11

Entrada de dato

seleccionada

D0 D1 D2 D3

Valor dato 0 0 0 1

Para G, podemos aplicar las propiedades del a. de Boole para obtener una expresión en

la que aparezcan las dos variables de selección del multiplexor (C y D).

DBCBCDDDBCBCG )(

Esta última expresión lógica indica que G toma el valor de B cuando CD=1 y cuando CD = 10. G valdrá ‘0’ en el resto de casos.

Selección CD 00 (D4) 01 (D5) 10 (D6) 11 (D7)

Entrada de dato

seleccionada

D4 D5 D6 D7

Valor dato 0 0 B B



24

MUX

D0

D1

D2

D3

D4

D5

D6

D7S2 S1 S0

Y

Y = F ‘0’

Y = G ‘1’ C D

MUX

D0

D1

D2

D3

D4

D5

D6

D7S2 S1 S0

Y

Y = F ‘0’

Y = G ‘1’ C D

0

0

10

F:

S2 = 0

G:

S2 = 1

0

0BB

EJERCICIO 23 El circuito de la figura tiene 4 entradas A, B, C, D y una salida S. Obtenga la tabla de verdad de la salida S(A, B, C, D). Justifique su respuesta.

DECODIFICADOR

S0

S1

S2

S3

S4

S5

S6

S7

MUX0

1Sel

D

E0

E1

E2

C

B

A

S

DECODIFICADOR

S0

S1

S2

S3

S4

S5

S6

S7

MUX0

1Sel

D

E0

E1

E2

C

B

A

E0

E1

E2

C

B

A

S

A B C D S

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1



25

Solución: Del esquema del circuito se observa que cuando D = ‘0’ la salida S = ‘0’ (al ser D la entrada a una puerta AND), esta propiedad del circuito permite obtener directamente la mitad de la tabla para S. Por el mismo motivo, la salida S será ‘0’ cuando la salida del multiplexor (MUX) sea ‘0’. Para analizar este caso se van a considerar las señales intermedias X, Y, Z, T. Del funcionamiento del multiplexor se deduce que cuando Z = ‘0’ T = X y cuando Z = ‘1’ T = Y, las cuales se representan en la siguiente figura:

DECODIFICADOR

S0

S1

S2

S3

S4

S5

S6

S7

MUX0

1Sel

D

E0

E1

E2

C

B

A

S

DECODIFICADOR

S0

S1

S2

S3

S4

S5

S6

S7

MUX0

1Sel

D

E0

E1

E2

C

B

A

E0

E1

E2

C

B

A

S

X T

Z

Y

Z será ‘0’ cuando S6 = S7 = ‘1’ (puerta NAND). Esta condición es imposible, ya que deberían estar activadas al mismo tiempo las dos salidas del decodificador, por lo que Z es ‘1’ siempre. Esto implica que T = Y, ya que X no se seleccionará nunca. Por otra parte, Y = ‘1’ cuando S2 ≠ S3 (puerta XOR). Esta condición se cumple cuando está seleccionada una de las dos salidas (S2 ó S3) del decodificador y el resto de las salidas del decodificador valen ‘0’. Esta condición se cumple cuando ABC = 010 ó ABC = 011. Por lo que se cumple que S1 = ‘1’ cuando se da alguna de las siguientes condiciones (marcadas en rojo en la tabla de verdad):

ABC = 010 y D = ‘1’ ABC = 011 y D = ‘1’

A B C D S

0 0 0 0 0

0 0 0 1 0

0 0 1 0 0

0 0 1 1 0

0 1 0 0 0

0 1 0 1 1

0 1 1 0 0

0 1 1 1 1

1 0 0 0 0

1 0 0 1 0

1 0 1 0 0

1 0 1 1 0

1 1 0 0 0

1 1 0 1 0

1 1 1 0 0

1 1 1 1 0



26

EJERCICIO 24 Dado el circuito de la figura, cuyas entradas son A, B, C, D y sus salidas S1 y S2. Obtenga la tabla de verdad que define el valor de las salidas en función de las entradas. Ordene las columnas de la tabla de verdad de la forma A B C D S1 S2.

Decodificador

A0

A1

A2

A3

E1

E0

A

B

0

1

0

1

D

MUX

MUX

C

S2

S1

Solución:

S1 es ‘1’ cuando alguna de las entradas a la puerta OR es ‘1’. Es decir, cuando el multiplexor selecciona la entrada salida activa del multiplexor. Esto se produce para las siguientes combinaciones de las entradas:

C = 0 y AB = 00 C = 1 y AB = 01 D = 0 y AB = 10 D = 1 y AB = 11

Para el resto de combinaciones de las entradas S1 es ‘0’. S2 es ‘1’ cuando D = ‘1’ y S1 = ‘1’ a la vez (puerta AND). En el resto de casos valdrá ‘0’. Teniendo en cuenta lo anterior se puede completar la tabla de verdad:

A B C D S1 S2

0 0 0 0 1 0

0 0 0 1 1 1

0 0 1 0 0 0

0 0 1 1 0 0

0 1 0 0 0 0

0 1 0 1 0 0

0 1 1 0 1 0

0 1 1 1 1 1

1 0 0 0 1 0

1 0 0 1 0 0

1 0 1 0 1 0

1 0 1 1 0 0

1 1 0 0 0 0

1 1 0 1 1 1

1 1 1 0 0 0

1 1 1 1 1 1



27

EJERCICIO 25 Para el circuito de la figura, cuyas entradas son A, B, C y D y sus salidas X, Y, Z. Complete la tabla de verdad para las entradas y salidas del circuito.

MUX

D0

D1

D2

D3

S1 S0

X

C

D

C

D

C

D

‘1’

A B

DECOD

S1

S0

E

A

A

X

Y

Z

MUX

D0

D1

D2

D3

S1 S0

X

C

D

C

D

C

D

‘1’

A B

DECOD

S1

S0

E

DECOD

S1

S0

E

A

A

X

Y

Z

A B C D X Y Z

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

Solución: Para obtener el valor de X, hay que dar valores a A y B y calcular el valor correspondiente de la entrada de dato (D0 a D3) al multiplexor, el cual depende de C y D. Por ejemplo, cuando AB = 00, X = C+D (X valdrá ‘1’ cuando alguna de ellas sea ‘1’). Cuando AB = 10 X = ‘1’ siempre, etc. Y vale ‘1’ cuando A = ‘1’ ó cuando S0 = ‘1’ (puerta OR). Esta última condición equivale a que X = ’0’ (entrada al decodificado). Por lo que cuando X = ‘0’ Y vale ‘1’. Observando el circuito se deduce que Z =’1’ cuando X = ‘1’ (se activa S1) y A = ‘1’



28

(ambas condiciones a la vez, al ser una puerta AND) Considerando las condiciones anteriores, se puede completar la tabla de verdad para X, Y, Z:

A B C D X Y Z

0 0 0 0 0 1 0

0 0 0 1 1 0 0

0 0 1 0 1 0 0

0 0 1 1 1 0 0

0 1 0 0 1 0 0

0 1 0 1 1 0 0

0 1 1 0 1 0 0

0 1 1 1 0 1 0

1 0 0 0 1 1 1

1 0 0 1 1 1 1

1 0 1 0 1 1 1

1 0 1 1 1 1 1

1 1 0 0 0 1 0

1 1 0 1 1 1 1

1 1 1 0 1 1 1

1 1 1 1 0 1 0

EJERCICIO 26 Dados los números X= AC16 y 8910. Se pide:

Represente X en decimal, binario, octal y complemento a dos.

Represente –Y en signo magnitud, complemento a 1 y complemento a 2, con el mínimo número de bits necesario en los tres casos.

Solución:

Para convertir a binario, se aplican divisiones sucesivas por 2:

X2 = 10101100 Como comprobación, se va a convertir el número binario obtenido a hexadecimal. Para convertir a hexadecimal, se agrupa en grupos de 4 bits de derecha a izquierda, añadiendo a la izquierda los ceros que sean necesarios.



29

X2 = 1010 1100 = AC16 = ACH

Por lo que la conversión a binario es correcta. También se podría haber convertido A antes a binario directamente desde hexadecimal. Para ello, hay que sustituir cada dígito hexadecimal por su equivalente binario de 4 bits (16 = 24), según la siguiente tabla de equivalencias entre decimal, binario y hexadecimal.

Decimal Binario Hexadecimal

0 0000 0

1 0001 1

2 0010 2

3 0011 3

4 0100 4

5 0101 5

6 0110 6

7 0111 7

8 1000 8

9 1001 9

10 1010 A

11 1011 B

12 1100 C

13 1101 D

14 1110 E

15 1111 F

Para convertir a octal se agrupa en grupos de tres bits de derecha a izquierda (8 = 23), añadiendo a la izquierda los ceros que sean necesarios.

Como X es un número positivo, para expresarlo en complemento a dos (C2) hay que añadir un ‘0’ a la izquierda a su expresión binaria, ya que en el convenio de C2 el bit más significativo representa una magnitud dada por su peso y un signo. Cuando es ‘1’ el signo es negativo y cuando es ‘0’ el número es positivo. X2 = 101011002 = 010101100C2



30

EJERCICIO 27 Suponga la misma entrada de datos D y la misma señal de reloj CLK para dos biestables D. Considere el primero activo por flanco de subida (salida Q1) y el segundo por flanco de bajada (salida Q2). Represente las señales de salida de cada uno de los biestables.

EJERCICIO 28 Complete el cronograma para el circuito de la figura. Suponga que inicialmente el estado del biestable es ‘0’. La señal D se corresponde con la entrada del biestable.

Solución:

La entrada del biestable D sigue la expresión:

CAABD

1 2 3 4 5 76CLK

D

Q1

Q2



31

La salida del biestable, Q (que coincide con la salida del circuito, C) se actualiza en los flancos ascendentes de reloj, tomando el valor de D.

EJERCICIO 29 Complete el cronograma para el circuito de la figura. Suponga que inicialmente el estado del biestable es ‘0’. La señal D se corresponde con la entrada del biestable.

Solución:

La señal D de entrada al biestable, se corresponde con la expresión:

QBQAD

donde Q se corresponde con la salida del biestable en el estado actual. Por otra parte, Q actualiza la salida del circuito en los flancos ascendentes de reloj, tomando el valor de D.



32

EJERCICIO 30 Complete el cronograma para el circuito de la figura. Suponga que inicialmente el estado del biestable es ‘0’. Las señales Q1 y Q2 se corresponden con las salidas del primer y segundo biestable, respectivamente.

Solución: Los biestables D actualizan sus salidas (Q1 y Q2) en los flancos ascendentes de reloj. La señal OUT, se corresponde con la expresión:

21 QQOUT

EJERCICIO 31

Diseñe una memoria de 2kx4 con integrados de 1kx4.

Solución:

Se dispone de integrados de 1k de capacidad, que se direccionan con:

sdireccionedelineas101024210

Estas líneas de direcciones se numeran de la más significativa a la menos significativa como:

A9, A8, A7, etc. hasta la A0.

Como se pretende direccionar una memoria de 2k palabras de capacidad, se necesitan:



33

sdireccionedelineas11222 1110

Es decir, se necesitan 2 memorias de capacidad 210

(1k) y además es preciso añadir una nueva

línea de dirección, que llamamos A10. Esta nueva línea de dirección, A10, se puede utilizar para

distinguir cual de las dos memorias de 1k se esta direccionando.

- Cuando A10 = 0 /CS1 = 0, se selecciona la memoria Nº1 y no se selecciona la Nº2

(/CS2=1).

- Cuando A10 = 1 /CS2 = 0, se selecciona la memoria Nº2 y no se selecciona la Nº1

(/CS1=1).

La implementación descrita anteriormente se realiza con una puerta NOT conectada como se

muestra en la figura de forma que, en cada momento, únicamente puede estar seleccionado uno

de los chips de 1k.

Las líneas de datos, denominadas en el ejemplo como I04:IO1, se unen una a una a la salida de

ambos chips.

EJERCICIO 32 Se desea diseñar una memoria de 4kx4 y se dispone de memorias de 1kx4. Solución: Se dispone de integrados de 1k de capacidad, que se direccionan con:

sdireccionedelineas101024210

Estas líneas de direcciones se numeran de la más significativa a la menos significativa como:

A9, A8, A7, etc. hasta la A0.

Como se pretende direccionar una memoria de 4k palabras de capacidad, se necesitan:

sdireccionedelineas1222224 1210210

Es decir, se necesitan 4 memorias de capacidad 210

(1k) y además es preciso añadir dos líneas



34

nuevas de direcciones, (respecto de las 10 líneas para integrados de 1k), que llamamos A11 y

A10.

Estas dos líneas nuevas de dirección, se pueden utilizar para distinguir cual de las 4 memorias

de 1k se esta direccionando. Una forma sencilla de hacerlo es utilizar un decodificador. El

decodificador permite seleccionar cada uno de los integrados, de forma que únicamente uno de ellos este activo en cada instante. En este caso se utiliza un decodificador 2 a 4, con salidas activas a nivel bajo. Las entradas del decodificador se conectan a las líneas A11 y A10 y sus salidas decodificadas a las entradas de selección de cada chip de memoria RAM. De este modo:

A11 A10 RAM seleccionada

0 0 Chip 0

0 1 Chip 1

1 0 Chip 2

1 1 Chip 3

Las líneas de datos, denominadas en el ejemplo como D3:D0, se unen una a una a la salida de

los 4 chips.

EJERCICIO 33

Se quiere diseñar del mapa de memoria de una nueva consola portátil de videojuegos que



35

será lanzará al mercado en breve. Este dispositivo se caracteriza por trabajar con

palabras de 32 bits y utilizar 21 líneas de direcciones. La distribución de la memoria es

como sigue:

En la parte baja de la misma (posición 0) se ubican 128K de ROM.

A continuación se sitúan 256 K de memoria no volátil pero reprogramable para

poder realizar actualizaciones del sistema.

A continuación se dispone de 256 K libres para ser utilizados en otros modelos que

se lanzarán al mercado posteriormente.

Tras este hueco se desea ubicar 1 M de memoria DRAM.

En la parte superior del espacio de memoria se colocan 128 K de SRAM, para la

memoria gráfica del sistema.

Entre esta zona (SRAM) y la inmediata inferior (DRAM) de deja un hueco para

conectar periféricos al sistema y tarjetas especiales de ampliación.

Para la construcción del circuito se dispone de un número suficiente de los

siguientes circuitos:

o ROM de 128Kx16

o DRAM de 512Kx16

o SRAM de 64Kx32

o FLASH de 256Kx32

1. ¿Cuántos circuitos integrados se necesitan de cada tipo para completar el esquema

de memoria?

Para completar el esquema de memoria se necesitan:

- 2 memorias ROM de 128kx16 para extender la longitud de palabra hasta 32 bits

- 1 memoria FLASH de 256kx32

- 4 memorias DRAM de 512kx16 para extender la longitud de palabra hasta 32

bits y completar 1M de DRAM

- 2 memorias SRAM de 64kx32 para completar 128k de SRAM

2. Diseñe el mapa de memoria del sistema indicando en hexadecimal las direcciones de

comienzo y final de cada uno de los circuitos integrados de memoria.

Dirección hexadecimal

SRAM2 64kx32 Final: 1 F F F F F

Inicio: 1 F 0 0 0 0

SRAM1 64kx32 Final: 1 E F F F F

Inicio: 1 E 0 0 0 0

Libre 256k Final: 1 D F F F F

Inicio: 1 A 0 0 0 0

DRAM3 512kx16

DRAM4

512kx16

Final: 1 9 F F F F

Inicio: 1 2 0 0 0 0

DRAM1 512kx16

DRAM2 512kx16

Final: 1 1 F F F F

Inicio: 0 A 0 0 0 0

Libre 256k

Final: 0 9 F F F F

Inicio: 0 6 0 0 0 0

FLASH 256kx32

Final: 0 5 F F F F

Inicio: 0 2 0 0 0 0

ROM1 128kx16

ROM2 128kx16

Final: 0 1 F F F F

Inicio: 0 0 0 0 0 0



36

3. Diseñe un sistema de decodificación para los distintos circuitos que componen la

memoria.

Una posible implementación para direccionar los distintos circuitos de memoria, es el empleo de

un decodificador. Un decodificador diseñado adecuadamente permite seleccionar directamente,

a través de una de sus salidas, las memorias de menor tamaño y, mediante lógica adicional, las

memorias de tamaño superior.

El mapa de memoria posee 21 líneas de dirección, numeradas como A20: A0. Con 21 líneas de

dirección se pueden direccionar hasta 212 posiciones de memoria, es decir, 2M = 2048k. El

tamaño total de la memoria se puede repartir teniendo en cuenta el tamaño menor de los chips,

en este caso de las memorias SRAM de 64k.

3264

2048

64

2

k

k

k

Mb

De esta manera se pueden direccionar hasta 32 tramos de 64k cada uno, si se emplea un

decodificador 5:32 como se muestra en la Figura 1. Las entradas del decodificador se

corresponden con las 5 líneas de mayor peso del bus de direcciones: A20, A19, A18, A17 y A16. La

salida O31, por ejemplo, se conecta directamente a la entrada de selección de chip ( CS ), de la

memoria SRAM2. Las salidas O0 y O1 generarán la señal de selección de los chips ROM1 y

ROM2 conjuntamente (mediante una puerta AND), ya que el circuito integrado ROM1 contiene

los 16 bits de mayor peso de la palabra (parta alta) y ROM2 los 16 bits de menor peso de la

misma (parte baja). El procedimiento es análogo con el resto de salidas de decodificador.

Por otro lado, es preciso dejar los dos huecos especificados en el enunciado para ampliaciones

posteriores.

4. Dibuje el circuito completo indicando de forma clara todas las conexiones.

Las líneas del bus de direcciones, mediante las cuales se accede a cada tipo de memoria, se

calculan según las posiciones de memoria que se quieran direccionar. Por ejemplo, para las

memorias ROM de 128k de necesitan 17 líneas de dirección:

20A

A19

18A

A17

A16

O

O

O

0

1

2

O

O

O

O

O

O

O

O

O

O

O

5

6

9

10

17

18

25

26

29

30

31

O

O

O

O

O

O

O

31

31

31

31

31

31

31

4

2

1

0

I

I

I

I

3IDEC5:32

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

CS ROM1 Y ROM2

CS DRAM1 Y DRAM2

CS DRAM3 Y DRAM4

CS SRAM1

CS SRAM2

CS FLASH

Huecoperiféricos

256klibres

Figura 1



37

17107 222128 k

Para las memorias ROM las líneas del bus de direcciones serían las numeradas como A16: A0.

El número de líneas de datos que parten de cada memoria depende de si la longitud de la palabra

del circuito integrado de memoria es de 16 ó de 32 bits. En el caso de ser de 16 bits, la

numeración puede ser D31: D16 ó D15: D0, dependiendo de si es la parte alta o baja de la palabra,

respectivamente. Si la longitud de la palabra del chip es de 32, las líneas de datos se numeran

como D31: D0.

EJERCICIO 34 En la figura se representa una PROM que no ha sido programada (todos sus fusibles están intactos). Indique los fusibles que permanecerán tras el proceso de grabación,

20A

A19

18A

A17

A16

O

O

O

0

1

2

O

O

O

O

O

O

O

O

O

O

O

5

6

9

10

17

18

25

26

29

30

31

O

O

O

O

O

O

O

31

31

31

31

31

31

31

4

2

1

0

I

I

I

I

3IDEC5:32

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

31D :D1616A :A0

D

CS

A

ROM2128kx16 15D :D0A16 0:A

20A :A16 5

Huecoperiféricos

256klibres

20A :A0

1617 17

21

D

CS

A

18A :A0 31D :D16

1619 19

D

CS

A

DRAM3512kx16 18A :A0 15D :D0

16

D

CS

A

DRAM4512kx16

16

15A :A0 31D :D0

32

D

CS

A

SRAM264kx32

16

15A :A0 31D :D0

32

D

CS

A

SRAM164kx32

18A :A0 31D :D16

1619 19

D

CS

A

DRAM1512kx16 18A :A0 15D :D0

16

D

CS

A

DRAM2512kx16

18

A17 0:A 31D :D0

32

16

D

CS

A

FLASH256kx32

ROM1128kx16

31D :D0

32



38

si se desea implementar un conversor de código binario a código Gray, cuya tabla de verdad se indica en la figura.

Solución: En una PROM el usuario programa el plano OR. Como en el plano AND están implementadas todas las posibles combinaciones de las entradas (B3, B2, B1, B0), en el plano OR se sumarán todas las combinaciones que hacen 1 cada una de las funciones de salida (G3, G2, G1, G0).



39

Para que una combinación se sume a la salida, el fusible que conecta dicha combinación con la salida, debe permanecer intacto (en la figura aparece marcado con un punto gordo azul). Se observa que, el proceso es tan sencillo como “copiar” la tabla de verdad sobre la matriz programable OR:

- Si en la tabla aparece un ‘1’ para la función G0, el fusible permanece - Si en la tabla aparece un ‘0’ para la función G0, el fusible se funde y no hay

conexión



40

EJERCICIO 35 Implemente en la PAL de la figura las siguientes funciones lógicas:

Solución: Cada una de las funciones de salida, F1, F2 y F3, viene expresada como suma de productos. En una PAL el usuario puede programar el plano AND. La función F1 es una función de 4 variables de entrada (A, B, C y D), por lo que se puede implementar con esta PAL de 4 entradas. De la misma manera ocurre con la función F2, que es únicamente de dos variables (A y B). Sin embargo, la función F3, que es de 5 variables no se puede implementar, en principio con esta PAL por tener más variables que entradas tiene la PAL que son 4. Sólo podría hacerse en el caso de poder simplificar la función e intentar eliminar alguna variable. En este caso no es posible. En la figura se muestran los fusibles que se funden en el plano AND para implementar las funciones F1 (azul) y F2 (rojo). F3 tiene más variables (5) que entradas hay en la PAL (4), por lo que para implementar dicha función en la PAL de la figura hay que simplificar la función para intentar eliminar alguna variable. En este caso no se puede implementar F3, ya que no se puede simplificar más la expresión, lo que se puede comprobar empleando el álgebra de Boole o cualquier otro método de simplificación.

53

22

41

)31,4,1(),,,(

)7,0(),(

)6,5,2,0(),,(

DCBAF

BAF

CBAF



41

EJERCICIO 36 Indique en la PLA de la figura, los fusibles que permanecerán tras el proceso de grabación, si se desea implementar las siguientes funciones.

cbadabdcabF

F

2

)15,7,3,2,0(14



42

Solución: En una PLA el usuario puede programar, tanto el plano AND como el plano OR. Ambas funciones F1 y F2, de 4 y 3 variables, respectivamente, se pueden implementar con esta PLA de 4 entradas. En la figura se muestra la implementación final marcando con puntos gordos los fusibles que permanecen en ambos planos y por tanto sirven de conexión entre entradas y salidas.

cbadabdcabF

dcbaF

2

)15,7,3,2,0(),,,(14

0

2

37

15

a b c d

EJERCICIO 37 Para el dispositivo programable de la figura se pide:

a. ¿Qué tipo de dispositivo programable es? Justifique su respuesta. Indique qué tipos de dispositivos lógicos programables conoce, comentando sus principales características.

b. Implemente las siguientes funciones lógicas, marcando mediante un círculo todos los fusibles que permanecen tras el proceso de grabación.



43

Solución: a) Se trata de una PAL, ya que el plano OR es fijo. Existen varios tipos de dispositivos programables según el plano que programe el usuario.

AND OR

PROM X

PAL X

GAL X

PLA X X

TipoPlano Programable

b) La implementación de las funciones se muestra en la figura. Se observa que la función F4 depende de la función F1 por lo que para su implementación será preciso conectar F1 en una de las entradas de la PAL.

114

3

2

1

FCFAF

BAABF

ACCBF

CBABCAF



44

PREGUNTAS DE TEST 1) En una memoria RAM dinámica de 2Kx8

a) Podemos almacenar como máximo 2000 palabras de un byte b) La memoria tiene 12 líneas de dirección y 8 de datos c) Cada bit se almacena en un condensador d) La memoria es de solo lectura

2) Debido a un error durante el proceso de fabricación, en una Memoria RAM de

1Kx8 la patilla correspondiente a la dirección de mayor peso A9 no tiene conexión con el interior del chip. Además, debido a este error, internamente A9 se encuentra permanentemente conectada al valor ‘0’ lógico. Entonces: a) La memoria no puede utilizarse en ningún caso b) Si se puede utilizar, pero solo se pueden direccionar las posiciones pares c) Si se puede utilizar, pero solo se pueden direccionar las posiciones impares d) Si se puede utilizar, pero la capacidad de la memoria ha disminuido a 4K bits

3) En una Memoria EPROM de 2KB a) Los datos almacenados se borran si se desconecta la alimentación b) Los datos se pueden borrar eléctricamente c) Los datos los graba el fabricante del circuito d) Los datos los graba el usuario y los borra mediante luz ultravioleta

4) Una GAL a) Es totalmente idéntica a una PAL b) Tiene dos planos AND programables y biestables c) Tiene un plano AND programable y un plano OR fijo d) Tiene un plano AND fijo y un plano OR programable

5) Se desea construir un circuito de memoria de 2Kx16 lo más sencillo posible a partir

de memorias de 1Kx16. Entonces a) Se necesitan únicamente 2 memorias 1Kx16 b) Se necesitan 2 memorias 1Kx16 y un multiplexor c) Se necesitan 2 memorias 1Kx16 y un inversor d) Es imposible construir esa memoria con los integrados 1Kx16

6) Se quiere construir un circuito de memoria de 2Kx8 con el mínimo número de

componentes mediante chips de 1Kx4. Se necesitan:

a) Un decodificador y 4 memorias 1Kx4

b) Un decodificador y 2 memorias 1Kx4

c) Un inversor y 4 memorias 1Kx4

d) Un multiplexor y 4 memorias 1Kx4

7) Una SRAM 1Mx8 a) Se debe refrescar para que no se borren los datos almacenados en ella b) Es no volátil c) La información se almacena mediante pulsos eléctricos d) Puede almacenar 1M bit de información

8) Si una memoria RAM de 32Kx4 se ha construido mediante un único chip RAM de

64Kx8, entonces



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a) Es falso ya que es imposible hacerlo

b) Una línea del bus de datos se ha conectado a GND

c) Una línea del bus de datos se ha conectado a VCC

d) Una línea del bus de direcciones se ha conectado a un valor lógico fijo

9) Una PLA a) Tiene dos planos OR y ambos son programables por el usuario b) Tiene dos planos AND y ambos son programables por el usuario c) Tiene un plano AND y un plano OR y el plano OR es fijo d) Ninguna de las anteriores

10) En una memoria de semiconductor 1Kx8 a) Se pueden implementar todas las funciones lógicas b) Se pueden implementar únicamente 8 funciones lógicas de 10 variables c) Se dispone de 8 líneas de dirección d) Ninguna de las anteriores

11) Una FPGA

a) Tiene una arquitectura más sencilla que una PAL b) Tiene una arquitectura más compleja que una PAL c) Es un tipo de memoria que necesita refresco d) Ninguna de las anteriores

12) Si la primera dirección de una memoria EEPROM de 1Kx16 es la cero, la última dirección de la memoria es la

a) 102410 b) 100010 c) 3FFH d) 400H

13) Para diseñar una memoria de 256Kx8 con integrados de 128Kx4, mediante el

hardware más sencillo posible, se necesitan a) 2 integrados de 128Kx4 y un decodificador b) 4 integrados de 128Kx4 y un multiplexor c) 4 integrados de 128Kx4 y un inversor d) Ninguna de las anteriores

14) En una memoria SRAM de 1Kx16, debido a un fallo, una de las patillas del bus de direcciones se encuentra conectada permanentemente al valor lógico ‘1’. Entonces

a) La memoria no puede utilizarse b) La memoria puede utilizarse, aunque su capacidad se ha reducido a la

mitad c) La memoria puede utilizarse si la entrada de Chip Select se pone a ‘0’ d) Ninguna de las anteriores

15) En una memoria PROM de 1Kx16 se pueden almacenar a) 1000 bytes b) 1023 bytes c) 2048 bytes d) 1Kbyte

16) Indique la opción en la que aparecen tres fabricantes de FPGAs



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a) Xlinx, Altera, Acme b) Intel, Motorola, GNU c) Xilinx, Altera, Actel d) Xilinx, lattice, Intel

17) En un computador con arquitectura Von Newman a) Se utiliza un único espacio de memoria para datos e instrucciones b) No se utilizan integrados de memoria c) Se utilizan espacios de memoria separados para datos e instrucciones d) Ninguna de las anteriores

18) Un computador con arquitectura Harvard a) Utiliza el mismo espacio de memoria para datos e instrucciones b) Almacena datos e instrucciones en una ROM c) Utiliza memorias separadas para datos e instrucciones d) Ninguna de las anteriores

Solución a las preguntas de test:

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

c d d c c c c d d b b c c b c c a c

fie coleccion problemas digital_v2

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