desain rancangan algoritma dan arsitektur dari model arsitektur

Download desain rancangan algoritma dan arsitektur dari model arsitektur

Post on 19-Jan-2017

216 views

Category:

Documents

1 download

Embed Size (px)

TRANSCRIPT

  • DESAIN RANCANGAN ALGORITMA DANARSITEKTUR DARI MODEL ARSITEKTUR

    KONEKSI ANTAR JARINGAN KOHERENMENGGUNAKAN SYNDEX 7.0.2 CAD

    Suciaty Endangsih, 50405687Mahasiswa Sarjana Strata Satu (S1)

    Jurusan Teknik Informatika, Fakultas Teknologi IndustriUniversitas Gunadarmauchiesurat@yahoo.com

    Abstract Seiring dengan perkembangan teknologi salahsatunya pada bidang mesin visi seperti system kamerayang memiliki performa yang semakin tinggi, memori dantempat penyimpanan yang semakin besar maka dibutuhkansystem kamera dengan spesifikasi khusus. Dengan ini padatahun 2004 Paul Stravers melakukan penelitian suatu modelrancangan multiprosesor arsitektur koneksi antar jaringankoheren. Pada skripsi ini, penulis membuat dan membahasbagaimana rancangan algoritma dan arsitektur dari modelrancangan arsitektur koneksi antar jaringan koheren sehinggamenghasilkan skrip program berupa file m4 yang selanjutnyadapat digunakan dalam pembuatan chip. Untuk perancanaganalgoritma dan arsitektur penulis menggunakan perangkat lunakSynDEx 7.0.2 CAD.

    Kata Kunci : Algoritma, Arsitektur, Arsitektur Koneksi AntarJaringan Koheren, Syndex 7.0.2 CAD

    I. PENDAHULUANBerdasarkan model Arsitektur Koneksi Antar Jaringan Ko-

    heren Strav penulis membuat rancangan algoritma dan arsi-tektur dengan menggunakan bantuan perangkat lunak Syn-DEx 7.0.2 CAD yang keluarannya berupa skrip hasil darihunbungan antara algoritma dan arsitektur dari rancangantersebut yang telah degenerate. Penulis membuat rancanganalgoritma yang didalamnya terdapat router yang berfungsiuntuk membagi data kepada 8 prosesor elemen serta menjaditempat komunikasi antara prosesor elemen tersebut, prosespengolahan data pada prosesor elemen, serta register yangberfungsi untuk menyatukan data pada memori. Sedangkanperancangan arsitektur terdiri dari rancangan media transmisi,arsitektur pada setiap prosesor elemen dan arsitektur utamauntuk proses lainnya selain prosesor elemen. Pada rancanganini ketika ada data maka data akan langsung diteruskan kedalam router. Didalam router dilakukan pengecekan status dariprosesor elemen, data dibagikan kepada prosesor elemen yangmemiliki status siap menerima data, diberikan delay yangberbeda untuk pengiriman data dari router kedalam prose-sor elemen agar tidak terjadi kemacetan dalam pengirimandata, didalam prosesor elemen data diolah dan dikirimkankedalam register, setelah prosesor elemen selesai memproses

    data maka prosesor elemen memberikan staus siap menerimadata ke bagian router, kemudian didalam register data yangtelah diproses oleh tiap prosesor elemen disatukan kembalidan selanjutnya dikirim ke dalam memori. Setelah membuatrancangan algoritma dan arsitektur dilakukan adequation untukmencari kecocokan antara algoritma dan arsitektur, setelahberhasil di-adequation maka tahap selanjutnya adalah mengge-nerate code yang akan menghasilkan skrip program berupa filem4 dan m4x. Dari skrip program inilah yang pada penelitianberikutnya dapat diimplementasikan untuk pembuatan chip.

    II. RUMUSAN MASALAH

    Membuat rancangan algoritma dan arsitektur dari modelrancangan Strav untuk dapat memproses data dengan jumlahyang besar dalam waktu yang singkat dengan hasil akhirberupa file m4 dan m4x.

    III. TINJAUAN PUSTAKA

    Prosesor adalah Sebuah Integrated Circuit yang mengon-trol keseluruhan jalannya sebuah sistem komputer. Prosesordigunakan sebagai pusat atau otak dari komputer yang ber-fungsi untuk melakukan perhitungan dan menjalankan tugas.Pengolahan paralel adalah metode komputasi yang membagibeban kedalam beberapa bagian kecil sub proses komputasidimana sub komputasi dijalankan pada prosesor yang berbedasecara bersamaan dan saling berinteraksi satu dengan yanglain untuk menyelesaikan masalah komputasi. Multiprosesoradalah sistem komputer dengan dua atau lebih CPU identikyang membagi akses secara penuh kepada common RAM(Shared Memory Multi processor). Berdasarkan paradigmanyamultiprosesor terbagi atas dua katagori yaitu synchronous danasynchronous. Pada synchronous multiprosesor penjadualanproses ( yang ada dalam ready queue ) dilakukan secaraindependent oleh masing - masing prosesor. Sedangkan asyn-chronous multiprosesor disebut juga dengan Master SlaveMulti Processor. Master Processor bertugas untuk menjadual-kan dan mengalokasikan proses yang akan dijalankan olehSlave Processors. Master Processor melakukan pekerjaan yang

  • berhubungan dengan System, CPU lainnya (Slave) melayaniuser requests. Aplikasi real time yaitu aplikasi yang memi-liki dibatasi oleh rentang waktu dan memiliki tenggat waktu(deadline) yang jelas dengan respon yang cepat danketepatanpelaksanaan instruksi / tugas. Pada pembuatan rancangan inipenulis menggunakan bantuan perangkat lunak SynDex 7.0.2yang merupakan perangkat lunak system CAD yang dapatdiperoleh secara bebas yang telah dikembangkan di Rocquen-court INRIA, Perancis. SynDEx mendukung AAA metodologi(Adequation Algorithme Architecture) untuk proses pendistri-busian. Tujuan adequation, (yang dalam bahasa Prancis yangberarti efisiensi pencocokan) adalah untuk mencari penco-cokan yang terbaik antara algoritma dan sebuah arsitektur.Optimasi AAA heuristik yang heterogen menangani arsitekturdan komunikasi antar prosesor.

    IV. PERANCANGAN DAN IMPLEMENTASI

    Menjelaskan bagaimana pengimplementasian rancangan al-goritma dan arsitektur dari model Arsitektur Koneksi AntarJaringan Strav menggunakan perangkat lunak SynDEx 7..0.2CAD.

    Fig. 1. Model Arsitektur Koneksi Antar Jaringan Koheren (Strav 2004)

    A. ALGORITMA RANCANGAN PROSESOR ELEMEN

    Fig. 2. GAlgoritma Rancangan Prosesor Elemen

    Blok masukan terdiri dari 2 bagian yaitu masukan berupaimage dan masukan yang berasal dari memori. Masukanberupa image memiliki prioritas utama maka masukan inilangsung disalurkan ke prosesor elemen untuk diproses. Se-dangkan masukan dari memori harus masuk terlebih dahulukedalam blok router dan delay untuk menunggu giliran di-proses oleh prosesor elemen yang siap menerima data. Blokrouter berfungsi untuk mengecek status dari setiap prosesor

    elemen dan menyalurkan data dari memori kedalam prosesorelemen. Pada blok ini mendapat masukan dari prosesor elemenyaitu berupa data yang menginformasikan status dari tiap-tiapprosesor elemen. Status tersebut terbagi menjadi 2 kondisiyaitu prosesor elemen siapa menerima data dan prosesorelemen sedang memproses data. Bila ada prosesor elemenmemberikan status siap menerima data maka blok ini akanlangsung menyalurkan data dari memori ke dalam prosesorelemen tersebut. Namun bila status prosesor elemen sedangmemproses data maka blok ini akan mencari prosesor elemenlain yang sedang menganggur untuk diberikan data.

    Fig. 3. Router kondisi P8 = 0 dan p8 = 1

    Blok delay berfungsi untuk memberikan waktu jeda pengi-riman data dari blok router ke blok prosesor elemen agar datatersebut tidak masuk kedalam prosesor elemen secara bersa-maan. Hal ini dilakukan untuk mencegah terjadinya tabrakanpengiriman data. Pada blok ini terdapat 8 delay yang dise-suaikan dengan jumlah dari prosesor elemen. Blok prosesorelemen berfungsi untuk memproses data dan menyalurkannyakedalam register. Pada rancangan ini terdapat dua masukanyaitu masukan data berupa image dan masukan data dari me-mori, kedua masukan ini akan digabungkan didalam prosesorelemen yang selanjutnya akan diproses. Setelah data diprosesmaka data tersebut akan disalurkan ke dalam register. Blok inijuga meberikan informasi status dari setiap prosesor elemenyang akan diberikan ke dalam blok router untuk meminta data.

    Fig. 4. Algoritma Prosesor Elemen

    Blok register merupakan tempat sementara data dikumpul-kan dan disatukan dari setiap keluaran prosesor elemen sebe-lum data yang telah lengkap disimpan pada memori tetap yangbersifat non-volatil. Pada dasar register merupakan bagian darimemori yang digunakan sebagai penyimpanan sementara yangbersifat volatil. Pada blok ini terdapat operasi penjumlahanyang berfungsi untuk menggabungkan data yang sebelumnya

  • dibagi untuk diproses oleh 8 prosesor elemen.

    Fig. 5. Algoritma Register

    Blok keluaran adalah merupakan memori utama dimanadata yang berupa gambar akan disimpan, memori ini bersifatnon-volatil.

    B. ARSITEKTUR RANCANGAN PROSESOR PARALEL

    Fig. 6. Arsitektur Rancangan Prosesor Paralel

    Blok operator merupakan blok dimana algoritma ditem-patkan pada sebuah rancangan arsitektur untuk menghasilkankode dalam bentuk file m4. Blok media komunikasi sebagaimedia penghubung untuk berkomunikasi antar operator arsi-tektur yang telah ditambahkan algoritma. Arsitektur utama me-rupakan tempat dimana operator dan media komunikasi beradauntuk dapat saling berhubungan melakukan komunikasi.

    Fig. 7. Arsitektur Utama

    V. GRUP OPERASI

    Untuk dapat berhubungan arsitektur dengan algoritma ataudengan kata lain menempatkan algoritma yang telah dibuat kemodel arsitektur yang dirancang maka diperlukan suatu grupoperasi.

    Fig. 8. Algoritma Utama dengan Tambahan Grup Opeasroperasi

    VI. SIMULASI PENJADWALAN

    Simulasi penjadwalan menampilkan tahap-tahap proses darirancangan algoritma dan arsitektur yang telah dibuat. Warnakuning yang menandakan algoritma interupsi, warna hijausebagai algoritma pendahulu/predecessors dan media komu-nikasi pendahulu dan warna merah sebagai algoritma ha-sil/sucessors dan media komunikasi hasil.

    Fig. 9. Simulasi PenjadwalanPE4color

    VII. PEMBUATAN KODE DARI RANCANGAN

    Pembuatan kode (m4 dan m4x) dengan cara melakukangenerate code merupakan hasil akhir dari penulisan ini yangakan digunakan dalam pembuatan chip dengan cara melakukankonversi ke bahasa VHDL untuk pembuatan Multi- ProcessorSystem on Chip (MPSOC).

    VIII. KESIMPULAN DAN SARAN

    A. KESIMPULAN

    Berdasarkan dari penilitian ini menghasilkan sebuah aplikasiberupa desain rancangan algoritma dan arsitektur dari modelrancangan arsitektur koneksi antar jaringan koheren St

Recommended

View more >