buses y subsistemas internos de 32 bitsgjoyuela/presentaci... · autor: alejandro furfaro 2 1 bus...

Autor: Alejandro Furfaro 1

Buses y Subsistemas Internos de 32 bits

Universidad Tecnológica Nacional - FRBA Técnicas Digitales III


1 Bus EISA:1 Se introduce con el procesador 80386 de 32 bits1 EISA (ISA extendido) es un bus de 32 bits. 1 Electrónica compleja, poco escalable y continúa a 8 MHz.

1 VESA Local Bus :1 Desarrollado por un consorcio de fabricantes de controladoras de video.1 Plantea una extensión al bus ISA de alta velocidad (25 MHz), pero muy

orientada a video. No contempla el resto de los dispositivos quedemandan velocidad de bus y tampoco muestra escalabilidad suficiente.

Evolución de ISA


Bus PCI (Periferical ComponentInterconnect)

1 Se desarrolla debido a la baja velocidad del bus ISA, y las poco eficaces alternativas de alta velocidad. (la mayoría, caras y de poca escalabilidad)

1 Intel en 1990 propone el borrador de la especificación 1.0:2 32 líneas de datos2 33MHz2 Posee una electrónica sencilla.2 Permite interconexión con otros buses (como ISA)

1 Se forma PCISIG (PCI Special Interest Group como consorcio de fabricantes).1 Versión 2.0

2 66 MHz ->4.224 Gbps (528MB/s).1 Versión 2.1

2 64 bits de datos


PCI: Diagrama Genérico


PCI: estructura y señales:1 Se configura como bus de 32 ó 64 bits.1 49 líneas de señal obligatorias.

2 Sistema: reloj y reset2 Direcciones y datos2 32 líneas multiplexadas (datos y direcciones)

1 Líneas para interpretar y validar2 Control de interfaz: coordinan envío y recepción2 Arbitraje: pares de líneas dedicadas maestros-árbitro2 Señales de error (ej: paridad).


PCI: Señales obligatorias


PCI 64 bits1 Aparecen 51 señales opcionales.

2 Interrupción: líneas dedicadas para cada dispositivo2 Soporte de caché para que se conecten al PCI2 32 líneas multiplexadas (datos y direcciones) (adicionales)2 Líneas de interpretación y validación 2 2 líneas que permiten que 2 dispositivos PCI utilicen 64 bits.2 Terminales de test: estándar IEEE 1149.1


PCI: Transferencia de Lectura


a) El master obtiene el control del bus, inicia la comunicación activando FRAME, que deberá permanecer activa hasta que el master termine la comunicación. El master también coloca la dirección de inicio en el bus de direcciones en el flanco ascendente del primer ciclo de clock, y con C/BE (líneas de comandos / Byte Enable), establece la operación a realizar (lectura o escritura de memoria, o de entrada salida).



b) Al comienzo del clock 2, el dispositivo slave (del cual se leerán los datos) reconoce la dirección colocada en AD.



c) El master deja las líneas AD libres. El maestro cambia las líneas C/BE para indicar cuáles de los bytes de las líneas AD se utilizarán para transferir el dato direccionado. El master activa IRDY (Initiatorready) para indicar que está preparado para recibir datos.



d) El slave (dispositivo de lectura seleccionado) activa DEVSEL (DeviceSelect) para indicar que ha reconocido las direcciones y va a responder. Coloca el dato solicitado en las líneas AD y activa TRDY (Target ready) para indicar que hay un dato válido en el bus.



e) El master lee el dato al comienzo del clock 4 y cambia las líneas de habilitación de byte según se necesite para la próxima lectura.


Autor: Alejandro Furfaro 14Präsentation

f) El slave necesita un tiempo adicional para preparar el segundo bloque dedatos para la transmisión. Por consiguiente desactiva TRDY para señalar al master que no proporcionará un nuevo dato en el próximo ciclo. En consecuencia, el master no lee las líneas de datos al comienzo del clock 5 y no cambia la señal de habilitación de byte durante ese ciclo. El bloque de datos es leído al comienzo del clock 6.



g) Durante el clock 6, el slave sitúa el tercer dato en el bus. Pero (en este ejemplo específico) el master está ocupado y por lo tanto desactiva IRDY. Esto hará que el esclavo mantenga el tercer dato en el bus durante un ciclo de reloj extra.



h) El master sabe que el tercer dato es el último y por eso desactiva FRAME. Además, activa IRDY para indicar que está listo para completar esa transferencia.



i) El master desactiva IRDY, con esto el slave

hace que el bus vuelva a estar libre, y desactiva TRDY y DEVSEL.



PCI: Arbitraje

1 Arbitraje centralizado2Cada maestro tiene dos líneas dedicadas2REQ (petición del bus)2GNT (concesión del bus)

1 Transmisión2Dispositivo PCI (o CPU) solicita bus activando REQ2Espera GNT2Usa el bus mientras tenga GNT


GNT REQ

DispositivoPCI

Árbitro de PCI

GNT REQ

DispositivoPCI

GNT REQ

DispositivoPCI

PCI: Arbitraje


Comparación de buses

Bus Type Bus Width Bus Speed MB/sec

ISA 16 bits 8 MHz 16 MBps

EISA 32 bits 8 MHz 32 MBps

VL-bus 32 bits 25 MHz 100 MBps

VL-bus 32 bits 33 MHz 132 MBps

PCI 32 bits 33 MHz 132 MBps



PCI-X 64 bits 133 MHz 1 GBps


Bus AGP (Accelerated Graphics Port)1 Bus de alto rendimiento para controlador gráfico.1 AGP reduce cuellos de botella ya que es un bus dedicado de alta

velocidad.1 Necesidades de las aplicaciones gráficas:

2 Acceso rápido a memoria local de video (refresh)2 Elementos de píxel (3D)2 Información del eje Z2 Planos superpuestos2 Malla poligonales2 Texturas

1 32 líneas multiplexadas: direcciones/datos1 Alta velocidad (reloj del bus de la CPU)1 Transmisión: 528 MB/s ó 1 GB/s


Procesamiento de Video 3D en PCIBuffer de trama

Textura 2Memoria Del Sistema

Textura 1

Textura 2

Chip Gráfico

Monitor

CPU

Drive deDISCO

BUS PCI

Buffer Local de Texturas

Los mapas de textura se leendel disco duro, y se carganen la memoria del sistema, pero antes pasan a través de la interfaz IDE al bus y al chipset de video.

Cuando se necesita en mapa de textura paraprocesar una escena, el procesador lo toma de la memoria del sistema.

Lo procesa y cachea en disco los resultados.

Finalmente se almacena en memoriapara que lo tome el Chip Gráfico

ChipsetPCI

RAM delSistema a Local


Procesamiento de Video 3D con AGP

Buffer de trama

Memoria Del Sistema

Textura 1

Textura 2ChipsetChip

GráficoMonitor

CPU

Drive deDISCO

BUS PCI

AGP


Memoria del

Sistema

Texturas

Intel 440BX

AGPset

Acelerador Gráfico Intel 740

CacheL2

Core

PCI

2.0 GB/s

Procesador Pentium III

800 MB/s

800

MB/

s

132 MB/s

AGP

528 MB/s

I/OI/O

Memoria Local

BUS AGP sobre Procesador Pentium III


Plataforma PCI: Arquitectura y Performance

1 A medida que aumentan los requerimientos de ancho de banda de bus por parte de los dispositivos, las plataformas PCI evolucionaron en una arquitectura compuesta por dos puentes: 2 Norte: representado por el Hub de Memoria.

2 Sur: representado por el Hub de E/S.

1 El concepto Primario es que los recursos de alta performance se conectan al Hub Controlador de Memoria y los de baja performance al Hub Controlador de E/S.

1 Dentro de los recursos de baja performance del Hub Controlador de E/S, algunos requieren conexión de alta performance (p.ej. un CD) y otros se pueden utilizar como un segmento compartido del bus PCI(p.ej. Ethernet y SCSI)


Arquitectura PCI


1 Ya implementado el modelo North Bridge – South Bridge, la evolución de la tecnología siguió incrementando la necesidad de soportar mas recursos de alta performance. 2 El Hub Controlador de Memoria no provee suficiente performance para

todos los recursos relativos a la Plataforma de Memoria. 2 Para resolverlo se agregaron segmentos PCI adicionales de alta

performance al Controlador del Hub de Memoria.

1 Además de la conexión al Hub Controlador de Memoria, se aumentó el tamaño y la frecuencia del segmento del bus PCI.

1 Con 64 bits en el bus de datos PCI, alcanzó anchos de banda de 532.8 MBps.

1 Es posible integrar los dos Hubs en un solo Host/PCI Bridge.

Plataforma PCI: Arquitectura y Performance


Arquitectura PCI-X1 PCI-X fue desarrollado para extender la performance de PCI.

1 El Bridge HOST/PCI-X representa una consolidación de los controladores de Huben una estructura de Bridge único.

1 Inicialmente PCI-X simplemente incrementa la frecuencia de la línea de la señal CLK respecto de PCI con el objeto de incrementar el ancho de banda del segmento del bus.

1 Eventualmente PCI-X DDR y QDR proveen una fuente de sincronismo para mejorar el ancho de banda del segmento. “D” y “Q” se refieren a dual y quadcomo múltiplos respectivamente de la señal de strobe, dentro de un mismo período de la señal CLK.

1 El incremento en el ancho de banda del segmento del bus reduce ampliamente el número de slots de conexión de placas por cada segmento de bus.

1 El aumento en la performance de los PCI-X DDR y QDR resulta en interconexiones punto a punto.


Arquitectura PCI-X


• SCSI: - HD- CD-ROM- DVD

• IDE: - HD- CD-ROM- DVD

Interfaces para dispositivos


SCSI (Small Computer System Interface)

1 Introducido por Macintosh en 19841 Periféricos externos (8, 16, 32 líneas)1 Se usa para conectar CDs, DVDs, Audio y HDs.1 SCSI-1: 5MB/s, SCSI-2: 40MB/s, SCSI-3: 160MB/s1 Dispositivos encadenados (2 conectores)


• BSY: ocupado• SEL: selecciona dispositivo• C/D: datos / control• MSG: mensaje• REQ: solicita transferencia• ACK: reconoce REQ• ATN: mensaje disponible• RST: inicio del bus

SCSI (señales)


SCSI: Temporización


IDE (Integrated Drive Electronics)

1 Integrada en placas base (incluyen 2 canales IDE para 4

dispositivos).

1 Comunica CPU con periféricos

1 Costo reducido

1 DMA Integrado en el controlador

1 Rendimiento comparable al SCSI

1 Compatible con ISA, PCI y bus local


• PATA SATA133MB/s 150MB/s

IDE (cables y conectores)


Conector IDE ATAPI - 40 Pines


HEX BINARY DESCRIPTION1FX 0001 1111 XXXX Primary Command Registers3FX 0011 1111 XXXX Primary Control Registers17X 0001 0111 XXXX Alternate Command Registers37X 0011 0111 XXXX Alternate Control Registers

Address bit A7

Interfaz IDE ATAPI: Direcciones de E/S


Interfaz IDE ATAPI: Registros


Interfaz IDE ATAPI: Registros

Registros para lectura:- datos- error- sectores totales- Nº cilindro- Disco/cabeza- Estado

Registros para escritura:- datos- características- sectores totales- Nº cilindro- Disco/cabeza- Comando


Interfaz IDE ATAPI: Comandos


SCSI vs. IDE

1 Velocidad de transferencia de datos:

2 SCSI: 160MB/s IDE: 133MB/s

1 Nº de dispositivos:

2 SCSI: 32 IDE: 7

1 Controladora:

2 SCSI es necesario añadirla con bus PCI a la placa base

2 IDE viene incluida

1 Discos duros:

2 Velocidad: SCSI 15.000 rpm IDE: 7.200 rpm

2 Tiempos de acceso: SCSI: 3-4ms IDE: 8ms

2 Precio: SCSI: X IDE: 0.7 X

buses y subsistemas internos de 32 bitsgjoyuela/presentaci... · autor: alejandro furfaro 2 1 bus...

Documents