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Arquitectura de Computadores(ACom)

MEAer

Acetatos das Aulas Teoricas

Versao 4.0 - Portugues

Aula No 27:

Tıtulo: Sistema de Interrupcoes e Modos de Transferencia de In-formacao

Sumario: Sistema de Interrupcoes; Transferencia sob controlo do pro-grama; Transferencia por interrupcao; Transferencia por DMA(estrutura interna, modo de funcionamento); Processadores deI/O; Sistema de entradas e saıdas de um PC.

2014/2015

[email protected]

Sistema de InterrupcoesModos de Transferencia de Informacao

Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 1 / 53

Arquitectura de Computadores(ACom)

Aula Anterior

Sistema deInterrupcoes

Modos detransferencia deinformacao

TransferenciaControlada porPrograma

TransferenciaControlada porInterrupcao

TransferenciaControlada DMA

Transferenciacontrolada porprocessador de IO

Organizacao dasEstradas/Saıdasnum PC

FIM


Na aula anterior...

� Comunicacao Serie vs. Paralela� Sincronizacao� Comunicacao Serie Sıncrona

◮ Barramento SPI◮ Barramento I2C

� Comunicacao Serie Assıncrona

◮ Norma RS-232

Road Map








FIM


Planeamento








FIM


� PlaneamentoSemana Teórica 1 Teórica 2 Problemas (P) / Laboratório (L)

16-fev a 20-fevCARNAVAL Apresentação da cadeira; Introdução P0: Revisões SD

23-fev a 27-fevL1: Modos de endereçamento

02-mar a 06-marOperações lógicas e aritméticas ISA do P3 P1: Assembly do P3

09-mar a 13-marL2: Instruções Aritméticas e Salto

16-mar a 20-marTécnicas de programação em Assembly Geração do código objecto. L3: Rotinas; Passagem parâmetros

23-mar a 27-marEstrutura de um processador Unidade de processamento

30-mar a 03-abrUnidade de controlo PÁSCOA PÁSCOA

06-abr a 10-abrPÁSCOA L4: IO; Interrupções

13-abr a 17-abrOrganização interna do P3: circuito de controlo Organização interna do P3: microprogramação P3: Micro-programação

20-abr a 24-abrL5: Micro-programação

27-abr a 01-maiDependências dados e de controlo; Conflitos L6: Arduino

04-mai a 08-maiSistema de memória Memórias cache: políticas de substituição L7: Pipelines

11-mai a 15-maiMemórias cache: políticas de escrita P4: Pipeline; Caches

18-mai a 22-maiMemória virtual: TLB L8: Caches

25-mai a 29-maiModos de transferência de dados DMA e Processadores IO P5: Mem. Virtual; Comunicação; IO.

Instruções Assembly; Operandos e modos de endereçamento; Processador P3

Operandos; Pilha; Instruções de acesso à memória; Codificação das instruções.

Periféricos do P3; Interrupções e contagemdotempo no P3

Tradução de linguagemde alto nível paraAssembly

P2: Interrupções; Codificação de Instruções

Controlo microprogramado; Organização interna do P3: circuito de dados

Família Intel x86; Arquitecturas de processadores em pipeline

Arquitecturas de processadores em pipeline; Dependências

Tópicos avançados de arquitectura de computadores

Memória virtual: definições, tabela de páginas hierárquica

Espaços de endereçamento: memória e entradas/saídas

Sumario








FIM


Hoje:

� Sistema de Interrupcoes� Modos de transferencia de informacao

◮ Transferencia sob controlo do programa◮ Transferencia por interrupcao◮ Transferencia por DMA

• Estrutura interna• Modo de funcionamento

◮ Processadores I/O

� Sistema de entradas e saıdas de um PC

Bibliografia:

• Seccoes 14.5 e 14.6

Sistema de Interrupcoes








FIM


Transferencias Sob Controlo do Programa








FIM


Lê o portode estado

da interface

Isola bit deestado de

periférico pronto

Lê posiçãode memória

para um registo

Escreve registono porto de escrita

da interface

Incrementa posiçãode memória e totalde transferências

pronto?

fim?

sim

não

sim

não

� Transferencias sob controlo do programa:

◮ O processador tem de ter a iniciativa de ver-ificar se um dado periferico esta pronto paratransferir informacao (polling)









FIM



da interface


periférico pronto


para um registo


da interface


pronto?

fim?

sim

não

sim

não



Forma melhor?









FIM



da interface


periférico pronto


para um registo


da interface


pronto?

fim?

sim

não

sim

não



Forma melhor?

� Transferencia controlada por interrupcoes:









FIM


� Processador controla os barramentos do sistema. Osperifericos tem que chamar a atencao do processador quandotem dados para enviar ou receber:

⇒ Interrupcao!!!









FIM



⇒ Interrupcao!!!

� A interrupcao leva o processador a executar uma rotina detratamento a interrupcao:

◮ Especıfica de cada periferico.









FIM



⇒ Interrupcao!!!

� A interrupcao leva o processador a executar uma rotina detratamento a interrupcao:

◮ Especıfica de cada periferico.

Problema: como e que o processador sabe que rotina deveser executada?

Tabela de Rotinas de Interrupcao








FIM


� Solucao: cada linha de interrupcao tera associado umendereco (fixo) de inıcio da rotina de tratamento ainterrupcao respectiva:Exemplo:

Int 0 ⇒ Processador salta para 0000hInt 1 ⇒ Processador salta para 0010h

...Int i ⇒ PC ← 0000h+i×10h

Problema: tamanho de cada rotina limitada a 10henderecos...

Tabela de Rotinas de Interrupcao








FIM


� Solucao Melhor: Tabela de Rotinas de Interrupcao:

◮ Tabela residente numa posicao fixa em memoria◮ Preenchida por software◮ Tem tantas entradas quantas as linhas de interrupcao do

processador◮ Cada entrada esta associada a uma das linhas de

interrupcao e contem o endereco do inıcio da rotina detratamento do periferico ligado nessa linha

Exemplo:

Int 0 ⇒ Executa rotina que comeca em M[FE00h]Int 1 ⇒ Executa rotina que comeca em M[FE01h]...Int i ⇒ PC ← M[FE00h+i]

Prioridade das Interrupcao








FIM


� Prioridade no atendimento:

◮ Polıtica especıfica de cada arquitectura...

Exemplo:◮ Caso surjam mais do que uma interrupcao em

simultaneo, sera atendida aquela com menor ındice;◮ As restantes ficarao pendentes...

Prioridade das Interrupcao








FIM


� Prioridade no atendimento:

◮ Polıtica especıfica de cada arquitectura...

Exemplo:◮ Caso surjam mais do que uma interrupcao em

simultaneo, sera atendida aquela com menor ındice;◮ As restantes ficarao pendentes...

Problema: como identificar o periferico que desencadeou ainterrupcao?

Linhas de Interrupcao Independentes








FIM


UCP

TecladoRatoDiscoMemória...

Endereços

Dados

Int0Int1Int2

IntN

n

m









FIM


UCP


Endereços

Dados

Int0Int1Int2

IntN

n

m

Problema: o numero de perifericos capazes de gerar interrupcoesesta limitado ao no de linhas de interrupcao disponıveis...









FIM


UCP


Endereços

Dados

Int0Int1Int2

IntN

n

m

Problema: o numero de perifericos capazes de gerar interrupcoesesta limitado ao no de linhas de interrupcao disponıveis...

Alternativa: linha de interrupcao partilhada

Linha de Interrupcao Partilhada








FIM


Problema: e necessario identificar a origem da interrupcao.

� Interrupcoes Nao-Vectorizadas: o processador tem quevarrer os perifericos ate identificar o responsavel

� Interrupcoes Vectorizadas: o periferico responsavel tem deidentificar-se perante o processador

Interrupcoes Nao-Vectorizadas








FIM


� Interrupcoes Nao-Vectorizadas:


da interface


periférico pronto

Passa paraendereço E/S do

periférico seguinte

Salta para rotinade interrupção

desse periférico

pronto?não

Inicializa oendereço de E/Spara o primeiro

periférico

sim









FIM


� Interrupcoes Nao-Vectorizadas: a rotina de interrupcao eunica, tendo como fase inicial a identificacao do perifericoque deve ser servido (ver fluxograma)









FIM



↓Uma vez identificado o periferico, esta salta para a zona decodigo de tratamento da interrupcao especıfica desseperiferico









FIM




� A prioridade e definida pela ordem em que os perifericos saotestados









FIM




� A prioridade e definida pela ordem em que os perifericos saotestados

Problema: atendimento lento...

Interrupcoes Vectorizadas








FIM


� Interrupcoes Vectorizadas:

◮ Como resposta ao sinal de acknowledge do pedido deinterrupcao (IAK), o periferico identifica-se, colocando oseu vector de interrupcao no barramento de dados doprocessador

� Normalmente, utilizam-se controladores de interrupcoes(Programmable Interrupt Controllers - PICs) que:

◮ Aceitam um conjunto de linhas de interrupcao◮ Gerem a interface com o processador◮ Fornecem o vector da interrupcao pendente de mais alta

prioridade◮ Permitem o mascaramento de interrupcoes

Programmable Interrupt Controller (PIC)








FIM


Codificadorcom

prioridades3

Int0

Int1

Int2

Int3

Int4

Int5

Int6

Int7

Vector deinterrupção

Linha deinterrupção

(INT)

Máscara deInterrupções

Interrupçõespendentes

Programmable Interrupt Controller (PIC)








FIM


Modos de transferencia de informacao








FIM


Arquitectura Geral de um Computador








FIM


Processador

MemóriaInterface

Periférico

Barramento de dadosBarramento de endereços

Barramento de controlo

Interface Interface

Periférico Periférico

. . .

Transferencia de informacao








FIM


� Fluxo de processamento da informacao gerada nosperifericos:

1. Transferencia dos dados para a memoria2. Processamento dos dados em memoria

Transferencia de informacao








FIM


� Fluxo de processamento da informacao gerada nosperifericos:

1. Transferencia dos dados para a memoria2. Processamento dos dados em memoria

� Transferencia de dados entre o computador e osperifericos:

◮ Controlada por programa◮ Controlada por interrupcoes◮ Acesso directo a memoria◮ Usando um processador de I/O

Transferencia Controlada por Programa








FIM


Transferencia controlada por programa








FIM



da interface


periférico pronto


para um registo


da interface


pronto?

fim?

sim

não

sim

não

� O programa controla toda a fase de transferencia

� O programa tem de monitorizar a interface doperiferico para saber quando:

◮ Pode enviar dados◮ Novos dados estao prontos para serem lidos

Transferencia controlada por programa








FIM



da interface


periférico pronto


para um registo


da interface


pronto?

fim?

sim

não

sim

não

� O programa controla toda a fase de transferencia

� O programa tem de monitorizar a interface doperiferico para saber quando:

◮ Pode enviar dados◮ Novos dados estao prontos para serem lidos

↓Polling!!!

Vantagem: muito simplesDesvantagem: o processador fica em espera ac-tiva!

Transferencia Controlada porInterrupcao








FIM


Transferencia controlada por interrupcao








FIM



para um registo


da interface


� Quando o periferico estiver disponıvel, a sua in-terface gera uma interrupcao

� O processador so executa o procedimento detransferencia quando houver dados para ler:

◮ O processador pode estar a executar qualqueroutra parte do programa

◮ Quando for interrompido, executa a rotina detransferencia de dados









FIM



para um registo


da interface


� Quando o periferico estiver disponıvel, a sua in-terface gera uma interrupcao

� O processador so executa o procedimento detransferencia quando houver dados para ler:

◮ O processador pode estar a executar qualqueroutra parte do programa

◮ Quando for interrompido, executa a rotina detransferencia de dados

Vantagens:

◮ Deixa de haver ciclos desperdicados a esperaque o periferico esteja disponıvel

◮ Podem existir varias transferencias a decorrercom perifericos diferentes









FIM


� O processador limita-se a ir buscar os dados a um dos sıtios(memoria/periferico) e a colocar no outro(periferico/memoria)









FIM



↓Muitos MOVs!!!









FIM



↓Muitos MOVs!!!

↓Tarefa pouco interessante para um processador...









FIM



↓Muitos MOVs!!!

↓Tarefa pouco interessante para um processador...

Alternativa: Acesso Directo a Memoria

Transferencia Controlada DMA








FIM


Acesso Directo a Memoria








FIM


� Acesso Directo a Memoria(Direct Memory Access - DMA):

Objectivo:

◮ Permitir a transferencia de dados sem a interferencia doprocessador;

Vantagens:

◮ O processador pode “concentrar-se” em executar tarefasmais complicadas;

◮ Caso o periferico seja mais rapido do que o processador,o processador deixa de ser o ponto de estrangulamento.









FIM


� Controlador de DMA:

◮ Sempre que e necessario realizar uma transferencia dedados, este circuito toma conta dos barramentos dosistema e coordena a transferencia de dados entre amemoria primaria e o periferico (ou vice-versa).









FIM




Restricao: durante a transferencia de dados o processadornao pode aceder aos barramentos que ligam a memoriaprimaria e os perifericos (ler dados ou instrucoes)









FIM





↓Problema?









FIM





↓Problema? Nao! → O processador pode continuar atrabalhar com os dados/instrucoes que estao na(s) cache(s).

Transferencia por DMA








FIM


Arquitectura do sistema com um controlador DMA:

UCP

Endereços

Dados

Memóriaprimária

PeriféricoA

PeriféricoB

Controladorde DMA

MRD/MWRIORD/IOWR

...

DMAR_ADMAG_A

DMAR_BDMAG_B

BUS_REQUEST

BUS_GRANT

n

m









FIM


UCP

Endereços

Dados

Memóriaprimária

PeriféricoA

PeriféricoB

Controladorde DMA

MRD/MWRIORD/IOWR

...

DMAR_ADMAG_A

DMAR_BDMAG_B

BUS_REQUEST

BUS_GRANT

n

m

Protocolo do tipo Double Handshaking :

1. O processador funciona normalmente, processandoinstrucoes e realizando escritas e leituras da memoria.

2. O periferico A (exemplo) tem uma palavra de dados quedeve ser transferida para a memoria. A interface desteperiferico activa a linha DMAR A (DMA Request), pela qualpede ao controlador de DMA autorizacao para a operacao.









FIM


UCP

Endereços

Dados

Memóriaprimária

PeriféricoA

PeriféricoB

Controladorde DMA

MRD/MWRIORD/IOWR

...

DMAR_ADMAG_A

DMAR_BDMAG_B

BUS_REQUEST

BUS_GRANT

n

m


3. O controlador de DMA activa, por seu lado, a linhaBUS REQUEST e espera por autorizacao do processador.

4. Quando possıvel, o processador liberta os barramentos,deixando-os em alta-impedancia e activa a linha BUS GRANT.









FIM


UCP

Endereços

Dados

Memóriaprimária

PeriféricoA

PeriféricoB

Controladorde DMA

MRD/MWRIORD/IOWR

...

DMAR_ADMAG_A

DMAR_BDMAG_B

BUS_REQUEST

BUS_GRANT

n

m


5. O controlador de DMA coloca o endereco da posicao dememoria onde vai escrever no barramento de enderecos,coloca a linha MRD a 0 e activa a linha DMAG A, dando assimindicacao ao periferico da autorizacao para a transferencia.

6. O periferico, recebendo a autorizacao, coloca os dados nobarramento de dados e retira o DMAR A.









FIM


UCP

Endereços

Dados

Memóriaprimária

PeriféricoA

PeriféricoB

Controladorde DMA

MRD/MWRIORD/IOWR

...

DMAR_ADMAG_A

DMAR_BDMAG_B

BUS_REQUEST

BUS_GRANT

n

m


7. O controlador desactiva (respeitando as temporizacoes deescrita ou leitura da memoria) o barramento de enderecos,as linhas RD, BUS REQUEST, DMAG A.

8. O processador retira a linha BUS GRANT e retorna a suaactividade normal.

Controlador de DMA








FIM



◮ Durante o ciclo de DMA, funciona como mestre dosbarramentos.

◮ Durante o resto do tempo, funciona como escravo:

• Antes de realizar ciclos de DMA, tem de serprogramado com:

◦ Os enderecos de/para onde transferir dados namemoria;

◦ Qual a quantidade de informacao natransferencia;

◦ Qual o tipo de DMA (ver a seguir).

Controlador de DMA








FIM



◮ Durante o ciclo de DMA, funciona como mestre dosbarramentos.

◮ Durante o resto do tempo, funciona como escravo:

• Antes de realizar ciclos de DMA, tem de serprogramado com:

◦ Os enderecos de/para onde transferir dados namemoria;

◦ Qual a quantidade de informacao natransferencia;

◦ Qual o tipo de DMA (ver a seguir).

↓O controlador de DMA dispoe de um conjunto deregistos internos que podem ser escritos ou lidos peloprocessador.

Arquitectura Interna de um Controlador de DMA








FIM


� Arquitectura Interna de um Controlador de DMA:

Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo

BUS_REQUESTBUS_GRANT

Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE

� No inıcio de uma transferencia, o processador programa noRegisto de Controlo:

◮ Tipo de transferencia;◮ Direccao das transferencias;◮ Endereco de inıcio da zona de memoria envolvida;◮ Numero de acessos.









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE

� Sempre que o periferico pretende realizar uma transferencia:

1. O periferico activa a linha DMAR;2. O controlador pede controlo dos barramentos atraves da

linha BUS REQUEST;3. O processador cede os barramentos activando a linha

BUS GRANT;









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE


4. O controlador activa o buffer de endereco de modo aenderecar a posicao de memoria envolvida;

5. O controlador activa a linha READ ou WRITE, conformese trate de leitura da memoria para o periferico ou oinverso;









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE


6. O controlador activa a linha DMAG do periferico, o que oleva a receber a palavra proveniente da memoria pelobarramento de dados ou a transferir a sua palavrainterna para o barramento de dados.









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE

� Acabado este ciclo, o controlador:

7. Retira o pedido BUS REQUEST;8. Incrementa o Registo de Endereco para ficar a apontar

para a posicao seguinte de memoria;









FIM


Endereço

Contadorde acessos

Read

DMAR DMAG

Registo decontrolo

Lógicade

controlo


Write

Endereços

Dados

n

m

LdOE

Ld

Ld

OE

OE

� Acabado este ciclo, o controlador:

9. Decrementa o Contador de Acessos;10. Se o Contador de Acessos ficar a zero, activa uma

linha de Interrupcao para avisar o processador que atransferencia programada terminou.

Tipos e Modos de Funcionamento do DMA








FIM


� Tipos de DMA:

◮ De memoria para um periferico;◮ De um periferico para a memoria;◮ De memoria para memoria;◮ De um periferico para outro periferico.

Tipos e Modos de Funcionamento do DMA








FIM


� Tipos de DMA:

◮ De memoria para um periferico;◮ De um periferico para a memoria;◮ De memoria para memoria;◮ De um periferico para outro periferico.

� Modos de transferencia:

◮ Por Palavra;◮ Por Rajada (Burst);◮ Por Bloco.

Modos de Funcionamento do DMA








FIM


Pede controlodos

barramentos

Transfereuma palavra

Cedecontrolo dosbarramentos

Perif.pronto?

sim

não

Fimtransfer.?sim

não

� Modo de transferencia por palavra:

◮ Cada ciclo de DMA e usado paratransferir uma unica palavra,

◮ Apos a transferencia, o controlo edevolvido ao processador.









FIM


Pede controlodos

barramentos



Perif.pronto? sim

não

Fimtransfer.?sim

não

Perif.pronto?

sim

não


� Modo de transferencia por rajada(burst):

◮ Um ciclo de DMA e usado paratransferir uma palavra;

◮ Se houver mais palavras prontaspara serem transmitidas, da-seinıcio de imediato a uma novatransferencia;

◮ O controlo do barramento so edevolvido ao processador quandonao houver mais dados paratransmitir.









FIM


Pede controlodos

barramentos



Perif.pronto?

sim

não

Fimtransfer.?sim

não

� Modo de transferencia porbloco:

◮ Quando se inicia uma trans-ferencia, o controlador per-manece com o controlo sobreos barramentos ate ser trans-ferido o total de palavras para oqual foi programado, indepen-dentemente de entre cada parde palavras o periferico estar ounao pronto.

↓Usado com perifericos muitorapidos

Transferencia controlada por processadorde IO








FIM


Transferencia usando um processador deentradas/saidas








FIM


UCP

Endereços

Dados

Memóriaprimária

Periférico A Periférico B

Processadorentradas/saídas

MRD/MWR

...

BUS_REQUEST

BUS_GRANT

n

m

Endereços

Dados

IORD/IOWR

Interrupçao

� O processador de entradas/saıdas funciona como umintermediario entre o processador e os perifericos;

� Tal como o controlador de DMA, este co-processador sopode utilizar os barramentos depois de ter pedidoautorizacao ao processador.

Transferencia usando um processador deentradas/saidas








FIM


UCP

Endereços

Dados

Memóriaprimária

Periférico A Periférico B

Processadorentradas/saídas

MRD/MWR

...

BUS_REQUEST

BUS_GRANT

n

m

Endereços

Dados

IORD/IOWR

Interrupçao

� Vantagens: O processador de entradas/saıdas pode, tambem,executar programas:

◮ O conjunto reduzido de instrucoes permite fazer algumprocessamento simples dos dados transferidos;

◮ E o processador principal que define o programa que oprocessador de IO deve executar para controlar a transferenciade dados dos perifericos.

Organizacao das Estradas/Saıdas numPC








FIM


Organizacao das Estradas/Saıdas num PC








FIM


� Barramento Processador-Memoria:

◮ Especıfico de cada sistema;◮ Curto e de elevada velocidade;◮ Muito optimizado, de forma a maximizar o ritmo de

transferencias;◮ Largura adaptada ao tamanho do bloco da cache.









FIM





� Barramento Intermedio “Backplane”:

◮ Liga o Barramento de I/O ao BarramentoProcessador-Memoria;

◮ Normalizado (ex: ATA, PCI, PCI-express).









FIM





� Barramento Intermedio “Backplane”:

◮ Liga o Barramento de I/O ao BarramentoProcessador-Memoria;

◮ Normalizado (ex: ATA, PCI, PCI-express).

� Barramento de Input/Output (I/O):

◮ Normalizado (ex.: USB, Firewire, RS-232);◮ Geralmente mais longo e mais lento;◮ Versatil, a fim de acomodar um conjunto variado de

perifericos.









FIM










FIM


A maioria dos sistemas adoptam um sistema de barramentosdividido em duas partes:

� Northbridge� Southbridge









FIM



� Northbridge, tambem chamado de Memory Controler Hub,contem o controlador de memoria e todos os outroscontroladores que acedem a perifericos de elevadavelocidade: placas graficas, placas de rede gigabit, etc.

� Southbridge









FIM



� Northbridge� Southbridge, tambem chamado de I/O Controler Hub, trata

da comunicacao com uma variedade de perifericos atraves deum conjunto de barramentos dedicados: PCI, PCI Express,SATA, USB, etc.









FIM



� Northbridge� Southbridge

Em geral, o processador e interligado a Northbridge atravesdo Front Side Bus (FSB).









FIM


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FIM


� Ultimas arquitecturas Intel Core - controlador de memoriaintegrado no CPU.









FIM


Intel Core i5-2500K (quad-core)









FIM


FIM








FIM


Nota de Agradecimento








FIM


Agradecimento

Algumas paginas desta apresentacao foram extraidas de:

[1] Jose Carlos Monteiro, “Arquitectura de Computadores”, InstitutoSuperior Tecnico (IST), Universidade Tecnica de Lisboa, Portugal,2010.

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