arhitektura raunara

Download Arhitektura raunara

Post on 20-Jan-2016

105 views

Category:

Documents

10 download

Embed Size (px)

DESCRIPTION

Arhitektura računara. GLAVA 2 Jednoprocesorski računarski sistemi. Timarac Igor, 2006. 2.5 Arhitektura personalnog računara *. 2.5.1 Uvod. 2.5.2 ISA magistrala *. Standardizovana je 1987. godine Sastoji se od 98 linija podijeljenih u dva segmenta segment I - PowerPoint PPT Presentation

TRANSCRIPT

  • Arhitektura raunaraGLAVA 2Jednoprocesorski raunarski sistemiTimarac Igor, 2006

  • 2.5 Arhitektura personalnog raunara*2.5.1 Uvod

    Sat realnog vremena

    Kontroler ke memorije

    Kontroler tastature

    Kontroler prekida

    Kontroler proirene magistrale

    Ke

    memorija

    PCI

    kontroler

    SCSI kontroler

    ISA magistrala (8 MHz, 8/16 bita)

    USB kontroler

    Slotovi na PCI magistrali

    CPU magistrala (100 MHz, 64 bita)

    Paralelni port(ovi)

    PCI magistrala (33/66 MHz, 32/64 bita)

    ROM sistema

    Serijski port(ovi)

    CPU

    Kontroler memorije

    Osnovna

    memorija

    DMA

    Slotovi na ISA magistrali

    _1012485255.doc

    Ure|aj

    Grupa kanala

    prema interfejsu

    Logi~ki

    USB ure|aj

    grupa

    krajnjih

    odredi{ta

    Funkcija

    kolekcija

    interfejsa

    Klijent softver

    Glavni USB kontroler

    Ra~unar

    USB

    interfejs

    Sistemski USB softver

    NIVO FUNKCIJE

    NIVO INTERFEJSA

    USB kabl

    Podaci su u USB formatu

    Podaci nisu u USB formatu

    Klijent softver

    Klijent softver

    Kontrolni kanal

    prema nultom krajnjem odredi{tu

    NIVO URE\AJA

  • 2.5.2 ISA magistrala*Standardizovana je 1987. godine

    Sastoji se od 98 linija podijeljenih u dva segmentasegment I 62 linije (54 signalne i 8 za napajanje i uzemljenje) karakteristino za XT raunar poznat kao PC magistrala (8 linija podataka i 20 adresnih linija)segment II36 linija dodano kod AT raunara magistrala podataka proirena za jo 8 linija (ukupno 16) adresna magistrala proirena za jo 4 linije (ukupno 24)

    Relativno jednostavna magistrala (linije su uglavnom baferovani signali mikroprocesora)

  • 2.5.3 PCI magistrala*Razvijena 1993. godine

    Omoguava nezavisnost sistema od tipa i broja procesora

    Omoguava prelazak na procesore novije generacije i koritenje multiprocesorskih arhitektura bez potrebe redefinisanja magistrale

  • 2.5.3 PCI magistrala*32-bitna magistrala, s mogunou proirenja na 64-bitnu

    Takt magistrale je 33 MHz, s mogunou udvostruenja takta na 6 MHz

    Maksimalna brzina prenosa 528 MB/s

    Konektor: 124-pinski (32-bitna magistrala)188-pinski (64-bitna magistrala)

  • 2.5.3 PCI magistrala*PCI magistrala podrava automatizovano konfigurisanje PCI ureaja (Plug And Play - PnP)

    Svaki PCI ureaj posjeduje konfiguracioni adresni prostor (256 bajtova) organizovan u 64 konfiguraciona etvorobajtna registra

    Prvih 16 konfiguracionih registara je definisano standardom

    Ostalih 48 registara stoji na raspolaganju i koristi se prema potrebama ureaja

  • 2.5.4 Memorijski podsistem*Intelovi (i kompatibilni) mikroprocesori omoguavaju nezavisno adresiranje (pristup) memorijskog i I/O prostora.

  • 2.5.4 Memorijski podsistem*Memorijske komponente

    ROM(Read-Only Memory)

    Kapaciteti od 64kB do 8MBVrijeme pristupa: 100ns - 200nsKod PC ROM se koristi na sistemskoj ploi za uvanje BIOS programa i podatakaSadraj ROM-a obino se, zbog smanjenja vremena pristupa, kopira u RAMROM koriste i neke periferne kartice (video kartica, disk kontroler, ...), u njihovom ROM-u nalaze se dodatne rutine i podaci koji omoguavaju komunikaciju s periferalom, i ovaj ROM se mapira u RAM memoriju

  • 2.5.4 Memorijski podsistem*Memorijske komponente

    RAM(Random-Access Memory)

    Statiki RAM (SRAM)

    Skup registara (najee 8-bitni) sa zajednikim ulazima i izlazimaSvaki bit memorie se pomou zasebnog flip-flopaIzbor registra (u koji se upisuje ili iz kojeg se ita podatak) vri se pomou adresnog dekodera integrisanog u ipu zajedno sa registrimaUpis ili itanje izvodi se dovoenjem odgovarajueg upravljakog signala (R/W*, OE*)Upisani sadraj ostaje memorisan sve dok se ne promijeni na isti nain ili ne iskljui napajanje, nije potrebno osvjeavanje pa se zato zove statikiSlui za realizaciju eksterne ke memorije PC-aKapaciteti: od 256kB do 1MBVrijeme pristupa: od 10ns do 25ns

  • 2.5.4 Memorijski podsistem*Memorijske komponente

    RAM(Random-Access Memory)

    Dinamiki RAM (DRAM)

    Osnovna RAM memorija raunaraBit se memorie pomou jednog tranzistora i jednog kondenzatoraManja potronja (2-4 puta) i manje dimenzije (2-10 puta) od SRAM-aPotrebno osvjeavanje (zbog pranjenja kondenzatora)PC vri osvjeavanje DRAM-a svakih 15 sMemorijske lokacije DRAM-a su 9-bitne (9-i bit je bit parnosti)DRAM se ugrauje u obliku SIMM modula (Single-In-Line Memory Modules), postoje:30-pinski: 9-bitne komponente9 ipova paraleno vezanih (8+1 bit parnosti)npr. 16 MB = 9 * 16 Mb72-pinski: 36-bitne komponente = 32bita + 4bita parnostiVrijeme pristupa: n*10ns

  • 2.5.4 Memorijski podsistem*Organizacija memorijskog prostora

    Vektori prekida00000000h00000400hBIOS RAM000004FFhDOS i korisniki programi000A0000hVideo RAM (grafiki nain rada)000B0000hVideo RAM (monohromatski)000B8000hVideo RAM (kolor)ROM BIOS na karticamaGornji memorijski blokSpecifikacija proirene memorije000C0000hSistemski ROM BIOSVisoka memorijaProirena memorija000F0000h00100000h00100FF0hFFFFFFFFh

  • 2.5.5 I/O podsistem*

    I/O podsistem personalnog raunara moe se grubo podijeliti na:

    ureaje masovne memorije (hard diskovi, flopi diskovi, kompakt diskovi, strimeri, ...)spoljanji I/O ureaje (tastatura, mi, tampa, skener, zvuna kartica, ...) interne I/O ureaje (tajmeri, brojai, razni kontroleri, ...)

  • 2.5.5 I/O podsistem*Organizacija I/O podsistema

    I/O ureaji komuniciraju s procesorom preko odgovarajuih kola za spregu (interfejs) koja su spojena na sistemsku magistralu.

    Zadaci interfejsa I/O ureaja:usklaivanje prirode podataka i signala koje koristi I/O ureaj sa onima koje koristi raunar,usklaivanje brzine razmjene podataka izmeu raunara i I/O ureaja,sinhronizacija rada I/O ureaja sa komandama koje stiu iz raunara,pojednostavljenje upravljanja radom ureaja.

  • 2.5.5 I/O podsistemKomunikacija procesora s periferalom moe da se odvija putem:

    Specijalnih registara (posebnih adresibilnih elija) koji se nalaze u svakom I/O interfejsu.Tipino to su: DATA IN (prihvata podatke sa magistrale)DATA OUT (alje podatke na magistralu)CONTROL (omoguava upravljanje periferalom)STATUS (sadri statusnu informaciju o periferalu).

    Pri tome se koriste posebne instrukcije za upis i oitavanje (IN i OUT). Tada govorimo o izolovanom I/O prenosu.

    Adresnog prostora u rezervisanoj oblasti osnovne memorije (memorija se fiziki nalazi na interfejsu ureaja, ali joj se pristupa kao da je rije o RAM memoriji fiziki smjetenoj na matinoj ploi).

    Pri tome se koriste iste instrukcije i za pristup portu i za pristup memoriji, pa govorimo o memorijski mapiranom I/O prenosu.I/O00000FFFFFI/O00000FFFFF0000FFFF

  • 2.5.5 I/O podsistem*I/O memorijski prostor personalnog raunara

  • 2.5.5 I/O podsistemTehnike komunikacije s I/O ureajima

    Postoje tri osnovne tehnike komunikacije s I/O ureajima:

    programirani I/O prenos,prekidna tehnika,DMA prenos.

  • 2.5.5 I/O podsistemProgramirani I/O prenos

    Jednostavna tehnika komunikacije izmeu procesora i I/O ureaja.

    Najjednostavniji oblik I/O prenosa je komunikacija bez sinhronizacijeprocesor alje I/O ureaju po unaprijed isprogramiranom redoslijedu i dinamici podatke, pri emu se ne vodi rauna da li je periferal ispravno prihvatio i obradio podatke

    Primjer: Napisati asemblerski program koji na I/O port 304h alje testnu ASCII sekvencu "ABCDE..VWXYZ" bez sinhronizacije (hendejkinga)

    PROGRAM SEGMENT 'CODE'ASSUME CS:PROGRAMASSUME DS:PROGRAM POCETAK EQU 41h; A KRAJ EQU 5Bh; Z+1

    START: MOV AX,PROGRAMMOV DS,AX

    MOV DX,304hMOV AL,POCETAKPETLJA: OUT DX,ALINC ALCMP AL,KRAJJNZ PETLJAMOV AH,4ChINT 21hPROGRAM ENDSEND START

  • 2.5.5 I/O podsistemProgramirani I/O prenos

    Primjer: Napisati asemblerski program koji na I/O port 304h alje testnu sekvencu 0, 1, 2 ... 9 pripremljenu za ispis na sedmosegmentnom displeju (na port slati 7-segmentni kod) bez hendejkinga.

    PODACI SEGMENT 'DATA' TABELA DB 3Fh, 06h , 5Bh, 4Fh, 66h, 6Dh, 7Dh, 27h, 7Fh, 6FhPODACI ENDS

    PROGRAM SEGMENT 'CODE' ASSUME CS:PROGRAM,DS:PODACISTART: MOV AX,PODACIMOV DS,AX

    MOV DX,304hMOV SI,0MOV BX,OFFSET TABELAPETLJA: MOV AL,SIXLATOUT DX,ALINC SICMP SI,10JNZ PETLJA

    MOV AH,4Ch INT 21hPROGRAM ENDS END START

  • 2.5.5 I/O podsistemProgramirani I/O prenos

    I/O prenos sa sinhronizacijomProcesor vodi rauna o stanju i mogunostima I/O ureaja, tako da nijedan od podataka koji se prenosi ne smije biti "preskoen" U ovom sluaju procesor se obraa I/O ureaju, zadaje mu komandu, alje podatak i sl. i potom od periferala oekuje povratnu informacijuOvakva komunikacija gdje postoji sinhronizacija (dogovaranje) procesora i periferala naziva se hendejking (engl. handshake - rukovati se). Tipino se moe sresti kod komunikacije procesor - tampaPrimjer: Napisati asemblerski program koji na I/O port 304h alje testnu sekvencu 0, 1, 2 ... 9 u sedmosegmentnom kodu, koristei hendejking - naredni podatak slati tek nakon to periferal potvrdi da je spreman (tada je na portu 305h podatak 0002h). PODACI SEGMENT 'DATA' TABELA DB 3Fh, 06h, 5Bh, 4Fh, 66h, 6Dh, 7Dh, 27h, 7Fh, 6FhPODACI ENDS

    PROGRAM SEGMENT 'CODE' ASSUME CS:PROGRAM,DS:PODACISTART: MOV AX,PODACI MOV DS,AX MOV SI,0 MOV BX,OFFSET TABELA

    PETLJA: MOV AL,SI XLAT MOV DX,304h OUT DX,AL

    MOV DX,305hTEST: IN AX,DX CMP AX,2 JNZ TEST

    INC SI CMP SI,10 JNZ PETLJA

    MOV AH,4Ch INT 21hPROGRAM ENDSEND START

  • 2.5.5 I/O podsistemPrekidna tehn