antonio inacio ferraz-técnico em eletronica, colégio cruzeiro do sul-eletronica digital e seus...

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Circuitos DigitaisCap. 4

Prof. José Maria P. de Menezes Jr.

Objetivos Circuitos Lógicos Combinacionais Forma de Soma-de-Produtos Simplificação de Circuitos Lógicos Simplificação Algébrica Projetando Circuitos Lógicos Combinacionais Método do Mapa de Karnaugh Circuitos Exclusive-OR e Exclusive-NOR Circuitos Gerador e Verificador de Paridade Circuitos para Habilitar/Desabilitar Características Básicas de CIs Digitais

Circuitos Digitais I - Engenharia Elétrica - UFPI

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Circuitos Lógicos Combinacionais

Os circuitos descritos e analisados até o momento podem ser classificadoscomo CIRCUITOS LÓGICOS COMBINACIONAIS porque, em qualquerinstante de tempo, o nível lógico da saída do circuito depende da combinaçãodos níveis lógicos presente nas entradas.

Um circuito combinacional não possui a característica de memória, portantosua saída depende apenas dos valores atuais das entradas.

Assim, justifica-se nos circuitos combinacionais um estudo mais detalhado dasimplificação dos circuitos lógicos. Dois métodos serão usados: o primeirousará os teoremas da álgebra Booleana, e o segundo usará uma técnica demapeamento.


Forma de Soma-de-ProdutosOs métodos de simplificação e projetos de circuitos lógicos a serem estudadosrequerem que a expressão esteja na forma de soma-de-produtos. Algunsexemplos de expressões desse tipo são:

CBAABC 1. K.

2. J.

3. j

DDCCBAAB LHGKEFDCBA

Cada uma dessas expressões consiste em dois ou mais termos AND (produtoslógicos) conectados por operações OR. Cada termo AND consiste em uma oumais variáveis que aparecem individualmente na sua forma complementada ounão-complementada.

Produto-de-Somas: Uma outra forma geral para expressões lógicas usada àsvezes é chamada de produto-de-somas, e consiste em dois ou mais termos OR(somas lógicas) conectados por operações AND.

CACBA 1. K.

2. J. FEDCBA


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Simplificação de Circuitos LógicosUma vez obtida a expressão de um circuito lógico, podemos reduzi-la a umaforma mais simples que contenha um menor número de termos ou variáveisem um ou mais termos da expressão. Essa nova expressão pode então serusada na implementação de um circuito equivalente ao circuito original, masque contém menos portas lógicas e conexões.

Dois métodos para simplificação de circuitos lógicos serão estudados:(i) Simplificação Algébrica e (ii) Mapa de Karnaugh.


Podemos usar os teoremas da Álgebra Booleana para nos auxiliar a simplificarexpressões de circuitos lógicos. Entretanto, nem sempre é óbvio qual teoremadeve ser aplicado para se obter o resultado mais simplificado. Assim, assimplificações algébricas são, muitas vezes, um processo de tentativa-e-erro.Entretanto, com a experiência, pode-se obter resultados razoavelmente bons.

Uma metodologia para a aplicação dos teoremas Booleanos na busca pelasimplificação de expressões lógicas é seguir os dois seguintes passos:

1. A expressão original é colocada na forma de soma-de-produtos aplicando-se repetidamente os teoremas de DeMorgan e a multiplicação de termos.

2. Uma vez que a expressão original esteja na forma de soma-de-produtos,verifica-se se os termos produto têm fatores comuns, realizando a fatoraçãosempre que possível. Esta fatoração pode levar à eliminação de termos.

Simplificação Algébrica


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Exemplo: Simplifique o circuito lógico abaixo.

Solução:

O primeiro passo é colocar a expressão na forma soma-de-produtos.

CABAABCz

CABAABC

CABAABC

CBAABAABC

CBABAABC

DeMorgan

cancela inversões

multiplica

A . A = Aprimeiro passo




Solução:

Obtida a forma soma-de-produtos (primeiro passo da simplificação):

CBABAABCz

parte-se para o passo 2 (buscar fatores comuns para realizar fatoração):

CBABAABCz BABBAC )(

BAAC

BCA


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Projetando Circuitos Lógicos Combinacionais

Quando o nível de saída desejado de um circuito lógico é dado para todas ascondições de entrada possíveis, os resultados podem ser convenientementeapresentados em uma tabela-verdade. A expressão Booleana para o circuitorequerido pode então ser obtida a partir desta tabela-verdade.

Por exemplo, considere a Tabela-Verdade abaixo que tem duas entradas, A eB, e a saída x que será nível 1 apenas para o caso em que A = 0 e B = 1.

O circuito mostrado acima implementa a tabela-verdade apresentada.

Caso eu tenha interesse em conhecer circuitos que tenham saída 1 para uma única combinação na entrada ?


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Para o caso de duas variáveis lógicas, temos abaixo quatro circuitos que têmsaída nível 1 apenas para uma das 4 possíveis combinações na entrada.

Esses circuitos poderiam ser combinados para implementar outras tabelas verdade ?



Vamos considerar o caso no qual temos uma tabela verdade em que a saídaserá 1 apenas para dois casos distintos: A = 0, B = 1 e A = 1, B = 0. Como issopode ser implementado ?

Adotamos a forma de soma-de-produtos para obter a expressão e o circuito a partir da tabela-verdade.


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Método do Mapa de Karnaugh

Há um método que automatiza a busca pela simplificação da expressãodo circuito se esta estiver no formato de soma de produtos.

O Mapa de Karnaugh é um diagrama utilizado na minimização de funçõesbooleanas. Chamamos a esse diagrama um mapa visto este ser ummapeamento biunívoco a partir de uma tabela de verdade da função que estáa ser analisada.

Os diagramas foram originalmente criados por Edward Veitch (1952) eaperfeiçoados pelo engenheiro de telecomunicações Maurice Karnaugh.Karnaugh utilizou os diagramas para simplificar circuitos utilizados emtelefonia.

O nome completo do método é Veitch-Karnaugh, em homenagem aos seusdois precursores, mas usualmente utiliza-se apenas o nome de Karnaughpara o método.



O mapa de Karnaugh é um método gráfico usado para simplificar umaequação lógica ou para converter uma tabela-verdade no seu circuito lógicocorrespondente, de uma forma simples e metódica. Embora um mapa deKarnaugh, ou simplesmente mapa K, possa ser usado em problemas queenvolvem qualquer número de variáveis de entrada, sua utilidade prática seestende a cinco ou seis variáveis.

O mapa K, assim como uma tabela-verdade, é um meio de mostrar a relaçãoentre as entradas lógicas e a saída desejada. Segue abaixo um exemplo databela-verdade de uma expressão lógica e seu mapa K correspondente.

ExpressãoTabela-Verdade Mapa de Karnaugh

Como montar o mapa para mais de duas variáveis ?


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Exemplos com mais variáveis:




Exemplos com mais variáveis:



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Pontos mais importantes do Mapa de Karnaugh:

1. A tabela-verdade fornece o valor da saída X para cada combinação devalores de entrada. O mapa K fornece a mesma informação em um formatodiferente. Cada linha na tabela-verdade corresponde a um quadrado nomapa K.

2. Os quadrados no mapa K são nomeados de forma que quadradosadjacentes horizontalmente, ou verticalmente, diferem em apenas umavariável. Mapa pode ser “dobrado”.

3. Manter ordem na identificação dos quadrados.

4. Uma vez que um mapa K tenha sido preenchido com 0s e 1s, a expressãona forma de soma-de-produtos para a saída X pode ser obtida fazendo-se aoperação OR dos quadrados que contêm 1.

Como utilizar o mapa K para simplificar expressões ?



A expressão para a saída X pode ser simplificada combinando adequadamenteos quadrados do mapa K que contêm 1. O processo de combinação desses 1sé denominado agrupamento.

Agrupamento de dois quadros no mapa K

Agrupando um par de 1s adjacentes em um mapa K, elimina-se a variávelque aparece nas formas complementada e não-complementada.

Exemplo:

CABCBAX

AACB

CB

(A)


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Exemplos:



Agrupamento de quatro quadros no mapa K (quartetos)

Agrupando um quarteto de 1s adjacentes em um mapa K, elimina-se duasvariáveis que aparecem nas formas complementada e não-complementada.

Exemplo:

CBAABCBCACBAX

BBACBBCA

ACCA

AAC

C

CX


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Exemplos:



Agrupamento de oito quadros no mapa K (octetos)

Agrupando um octeto de 1s adjacentes em um mapa K, elimina-se trêsvariáveis que aparecem nas formas complementada e não-complementada.

Exemplos:


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Exemplos:



Processo Completo de Simplificação

Quando uma variável aparece nas formas complementada e não-complementada em um agrupamento, tal variável é eliminada daexpressão. As variáveis que não se alteram para todos os quadros doagrupamento têm de permanecer na expressão final

Deve ficar claro que um grupo maior de 1s elimina mais variáveis. Para serexato:

•um grupo de dois 1s elimina uma variável,

•um grupo de quatro 1s elimina duas variáveis, e

•um grupo de oito 1s elimina três variáveis.

Esse princípio será usado para se obter a expressão lógica simplificada a partirdo mapa K que contém qualquer combinação de 1s e 0s.


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Método do Mapa de KarnaughProcedimento para uso do mapa K na simplificação de expressões Booleanas:

1. Construa o mapa K e coloque os 1s nos quadros que correspondem aos 1sna tabela-verdade. Coloque 0s nos demais quadros.

2. Analise o mapa quanto aos 1s adjacentes e agrupe os 1s que não sejamadjacentes e quaisquer outros 1s. Esses são denominados 1s isolados.

3. Em seguida, procure os 1s que são adjacentes a somente um outro 1.Agrupe todo par que contém tal 1.

4. Agrupe qualquer octeto, mesmo que ele contenha alguns 1s que já tenhamsido agrupados.

5. Agrupe qualquer quarteto que contenha um ou mais 1s que ainda nãotenham sido agrupados, certifique-se de usar o menor número deagrupamentos.

6. Agrupe quaisquer pares necessários para incluir quaisquer 1s que aindanão tenham sido agrupados, certifique-se de usar o menor número deagrupamentos.

7. Forme a soma OR de todos os termos gerados por cada grupo.



Exemplo I: PASSO 1: Preenchimento.

PASSO 2: O quadro 4 é o único com 1isolado – grupo 4.

PASSO 3: O quadro 15 é adjacenteapenas ao quadro 11 é o único com 1isolado – grupo 11,15.

PASSO 4: Não há octetos.

PASSO 5: Os quadros 6, 7, 10 e 11formam um quarteto – grupo 6,7,10,11.

PASSO 6: Todos os 1s já estãoagrupados.

PASSO 7: O quadro 4 é o único com 1isolado – grupo 4.


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Exemplo II: A partir do mapa k abaixo, obtenha a expressãosimplificada.

0 0 1 0

1 1 1 1

1 1 0 0

0 0 0 0

1

5

9

13

2

6

10

14

3

7

11

15

4

8

12

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Exemplo III: A partir do mapa k abaixo, obtenha a expressãosimplificada.

0 1 0 0

0 1 1 1

1 1 1 0

0 0 1 0


1

5

9

13

2

6

10

14

3

7

11

15

4

8

12

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Se for dada uma expressão lógica, pode-se usar o método de Karnaugh ?


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Preenchendo o Mapa K a partir da expressão da saída

Quando a saída desejada é apresentada como uma expressão Booleanaem vez de uma tabela-verdade, o mapa K pode ser preenchido usando osseguintes passos:

1. Passe a expressão para a forma de soma-de-produtos caso ela nãoesteja neste formato.

2. Para cada termo produto da expressão na forma soma-de-produtos,coloque um 1 em cada quadrado do mapa K cuja denominação seja amesma da combinação das variáveis de entrada. Coloque um 0 emtodos os outros quadrados.

Exemplo 4-14


Exemplo


Preenchendo o Mapa K a partir da expressão da saída

Use o mapa K para simplificar a expressão:

DCBADDBACy

Solução:

DCBAy

Expressão simplificada:


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Condições de “don’t-care”

Alguns circuitos lógicos podem ser projetados de forma que existam certascondições de entrada para as quais não existem níveis de saída especificada –normalmente essas condições nunca ocorrerão.

Para estas condições de entrada, a saída z não é especificada nem como 0nem como 1, e sim por um x que indica que aquela condição não importa(don’t-care).

Como simplificar a expressão lógica associada com a tabela-verdade ?

Ex. do nível de um tanque



Condições de “don’t-care”

Como não há uma saída especificada para as condições don’t-care, oprojetista está livre para fazer a saída ser 0 ou 1 de forma a obter a expressãomais simple.

Assim, sempre que ocorrerem condições de don’t-care temos que decidir qualx será alterado para 0 e qual será alterado para 1 de forma a se obter o melhoragrupamento no mapa k.


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Mintermos e Maxtermos



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Mapa de Karnaughcom

5 e 6 variáveis


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Circuitos Exclusive-OR e Exclusive-NOR

OU-Exclusivo (Exclusive-OR)

Considere o circuito lógico mostrado abaixo. Levante a tabela-verdade dele.

Esse circuito produz uma saída em nível ALTO sempre que duas entradas estiverem em níveis opostos.


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OU-Exclusivo (Exclusive-OR)

Uma porta EX-OR (OU-EXCLUSIVO) tem apenas duas entradas; não existemportas EX-OR de três ou quatro entradas. Uma forma abreviada algumasvezes usada para indicar uma saída EX-OR é:

BAx

Existem disponíveis alguns CIs contendo portas EX-OR, como os seguintesque são chips quádruplos destas portas:

• 74LS86 - chip quádruplo EX-OR (família TTL)

• 74C86 - chip quádruplo EX-OR (família CMOS)

• 74HC86 - chip quádruplo EX-OR (CMOS de alta velocidade)



NOU-Exclusivo (Exclusive-NOR)

O circuito exclusive-NOR (abreviado EX-OR) opera de forma completamenteoposta ao circuito EX-OR. O circuito abaixo mostra o EX-NOR.


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NOU-Exclusivo (Exclusive-NOR)

O EX-NOR gera uma saída em nível ALTO se as duas entradas estiverem nomesmo nível lógico. De forma semelhante à exclusive-OR, a exclusive-NORtambém tem apenas duas entradas e combina essas entradas de forma que asaída seja:

BAABx

BAx

Uma forma abreviada de indicar a expressão de saída de uma porta EX-NORé:

Existem disponíveis alguns CIs contendo portas EX-NOR, como os seguintesque são chips quádruplos destas portas:

• 74LS266 - chip quádruplo EX-NOR (família TTL)

• 74C266 - chip quádruplo EX-NOR (família CMOS)

• 74HC266 - chip quádruplo EX-NOR (CMOS de alta velocidade)



Exemplos de aplicações para as portas Exclusive-OR e Exclusive-NOR:

•Circuitos Geradores e Verificadores de Paridade;

•Circuitos para Habilitar/Desabilitar.


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Circuitos Gerador e Verificador de Paridade

Um transmissor pode anexar um bit de paridade em um conjunto de bitsde dados antes de transmiti-los de forma a permitir que o receptordetecte qualquer erro de um único bit que ocorra na transmissão.

Considere que se deseja transmitir o caractere ‘C’ cujo ASCII em 7 bitsé 1000011.

1 0 0 0 0 1 1

C

TRANSMISSOR

1

bit de paridade anexado

1 1 0 0 0 1 1

C

RECEPTOR

1

Ruído

Como implementar o circuito lógico ?

A paridade par opera de tal forma que gera uma saída 1 caso o número de1s nas entradas for ímpar, e 0 caso o número de 1s for par.



A lógica do Gerador de Paridade Par é incluir um bit 1 caso o número de1s contidos no conjunto de bits do código seja ímpar, ou incluir um bit 0caso o número de 1s seja par.

Gerador de Paridade Par

A Porta EX-OR opera de tal forma que gera uma saída 1 caso o número de1s nas entradas for ímpar, e 0 caso o número de 1s for par.

Caso se desejasse trabalhar com Paridade Ímpar ?


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Verificador de Paridade Par

A partir do gerador de paridade podemos implementar o verificador: gera-se o bit de paridade do conjunto de bits do código e compara-se com obit de paridade recebido.

Sendo:A – paridade gerada.B – paridade recebida.x – Erro.

gerador de paridade par


Circuitos para Habilitar/Desabilitar

Cada uma das portas lógicas básicas pode ser usada para controlar apassagem de um sinal lógico da entrada para a saída. Assim, temos umsinal lógico A na entrada e a outra entrada é usada para controle –permintindo (habilitando) ou não (desabilitando) que o sinal A afete osinal na saída da porta.


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Existem diferentes situações no projeto de circuitos digitais em que apassagem de um sinal lógico é habilitada ou desabilitada dependendodas condições presentes em uma ou mais entradas.

Dados os sinais A, B e C, projete um circuito lógico que permita apassagem do sinal A para a saída apenas quando uma das entrada B ouC, mas não ambas, for nível ALTO; caso contrário, a saída permaneceráem nível ALTO.

EXEMPLO I:



Projete um circuito lógico com um sinal de entrada A, entrada de controleB e saídas X e Y que opera da seguinte maneira:

EXEMPLO II:

1. Quando B = 1, X segue a entrada A e a saída Y é 0.

2. Quando B = 0, X é 0 e a saída Y segue a entrada A.

Este circuito é denominado Circuito Direcionador de Pulsos.


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Características Básicas de CIs Digitais

CIs digitais são uma coleção de resistores, diodos e transistoresfabricados em um único pedaço de material semicondutor (geralmentesilício), denominado substrato, comumente conhecido como chip.

O chip é confinado em um encapsulamento protetor plástico oucerâmico, a partir do qual saem os pinos.

Um dos tipos de encapsulamento mais comum é o Dual-In-Line (DIP),assim denominado por conter duas linhas de pinos em paralelo.

Os pinos são numerados no sentido anti-horário a partir de uma marcaem uma de suas extremidades.



CIs digitais são muitas vezes classificados de acordo com acomplexidade de seus circuitos – medida pelo número de portas lógicasequivalentes no seu substrato.

Complexidade Portas por Chip

Integração em pequena escala (SSI) Menos do que 12

Integração em média escala (MSI) 11 a 99

Integração em larga escala (LSI) 100 a 9999

Integração em escala muito larga (VLSI) 10.000 a 99.999

Integração em escala ultra-larga (ULSI) 100.000 a 999.999

Integração em escala giga (GSI) 1.000.000 ou mais


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CIs digitais também podem ser classificados de acordo com o principaltipo de componente eletrônico usado nos seus circuitos. CIs bipolaressão fabricados com transistores bipolares de junção (NPN e PNP). CIsunipolares usam transistores unipolares por efeito-de-campo (MOSFETscanal P e canal N) como seu elemento principal.

Família TTL – família de CIs bipolares. Família CMOS – família de CIs unipolares.



A família TTL (lógica transistor-transistor) consiste atualmente de váriassubfamílias ou séries. A série 74 padrão foi a primeira série de CIs TTL.Ela não é mais usada em novos projetos, tendo sido substituída porvárias séries TTL de alta performance. CIs que pertencem à sérieSchottky de baixa potência têm sua identificação começada por 74LS.

Família TTL:

As diferenças entre as séries TTL têm a ver com suas característicaselétricas, como: dissipação de potência e velocidade de chaveamento(comutação). Elas não diferem na disposição dos pinos ou na operaçãológica realizada pelos circuitos internos.


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A família CMOS (semicondutor de óxido metálico complementar) tem asérie 4000 como sendo a sua mais antiga. Ela possui muitas das funçõeslógicas da família TTL, mas não foi projetada para ser compatível pino apino com os dispositivos TTL.

Família CMOS:

As séries 74C, 74HC, 74HCT, 74AC e 74ACT são as mais recentes dasfamílias CMOS. As três primeiras são compatíveis pino a pino com osdispositivos TTL de mesma numeração. As séries 74HC e 74 HCT operama uma velocidade maior que os dispositivos da 74C. A série 74HCT foiprojetada para ser eletricamente compatível com com dispositivos TTL.As séries 74AC e 74ACT são CIs de altíssimo desempenho – nenhumdeles compatível pino a pino com TTL. Os dispositivos 74ACT sãoeletricamente compatíveis com TTL.



As conexões mais importantes dos CIs digitais são as de alimentação cce terra.

Alimentação e terra

Para dispositivos TTL, Vcc é +5 V. Para dispositivos CMOS, Vdd pode estarsituado na faixa de +3 a +18 V, embora +5 V seja a tensão mais usada,principalmente quando dispositivos CMOS são usados em um mesmocircuito em conjunto com dispositivos TTL.

Faixas de tensão para níveis lógicos


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Faixas de tensão para níveis lógicos



Entradas não-conectadas (flutuantes)

Uma entrada flutuante em um circuito TTL funciona exatamente como seestivesse em nível lógico 1. Essa característica é freqüentemente usadaquando se testa um circuito TTL. Entretanto, do ponto de vista de níveislógicos, não é uma prática recomendada, visto que uma entrada flutuanteem um circuito TTL é extremamente suscetível a sinais de ruídos.

Uma entrada flutuante em um circuito CMOS pode ter resultadosdesastrosos. O CI pode superaquecer e possivelmente se danificar. Poressa razão, todas as entradas de um circuito CMOS devem serconectadas a um nível lógico (BAIXO ou ALTO), ou à saída de um CI.


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Bibliografia Básica

Tocci, R. j., Widmer, N. S.; Sistemas Digitais -Princípios e Aplicações - 8ª Ed, EditoraPearson, 2003.

Capuano, F. G., Idoeta, I.V.; Elementos deEletrônica Digital – 26ª Ed, Editora Érica,1997.


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