ise tutorial

ISE TutorialXilinx ISE 9.1i.lnk

Arhitektura mikrosistema

Project navigatorIzorni

projektni fajlovi

Lista operacija koje se mogu izvršavati nad

izvornim fajlovima

Poruke koje softver šalje

tokom izvršenja izabrane operacije

Editor za HDL kod, sematski

editor i sl.

Kreiranje projekta1. Upišite ime projekta

2. Izaberite lokaciju gde će projekat biti smešten

3. Izaberite tip projekta (biramo HDL)

4. Next

Izbor programabilnog kola

Bira se konkretno kolo za koje će biti

realizovan projekat. Podesiti kao na slici

Ostalo staviti kako jeste

Kreiranje novih izvornih fajlova

Ovaj dijalog preskočiti -> Next

Dodavanje postojećih izvornih fajlova

Ovaj dijalog preskočiti -> Next

Rezime projektaInformativni dijalog, poslednja mogućnost za povratak na

prethodne korake (Back)

Biramo Finish

Kreiran je novi projekat

Kreiranje izvornog projektnog fajla

Desnim dugmetom miša

preko oznake kola, a onda New

Source

Tip projektnog fajla

1. Izaberite tipa projektnog fajla (biramo VHDL Module)

2. Upišite ime projektnog fajla (neka bude dek3u8)

3. Lokacija - neka ostane predložena lokacija

4. Next

Definisanje interfejsa (portova) modula koji projektujemo

dek3u8

Za svaki port se navodi ime i smer. Za višebitne portove se unosi opseg indeksa (MSB do LSB) uz štikliranje opcije Bus.

Rezime modulaInformativni dijalog, poslednja mogućnost za

povratak na prethodne korake (Back)Biramo Finish

Kreiran je novi modul

Novi projektni fajl

Šta sve možemo da radimo s

ovim modulom

Automatski generisan kostur

VHDL opisa

Entitet

Ovde pišemo naš kod

Pisanje koda

VHDL opis dekodera 3-u-8 s dozvolom rada

Provera sintakse

Selektovan je projekti fajl

Dupli klik na Check Syntax

Ako u kodu nema sintaksnih grešaka pojaviće se zeleni

kružić

SintezaSelektovan je projekti fajl

Dupli klik na Synthesize

Ako je sinteza uspešno okončana, pojaviće se zeleni

kružić

Izveštaj o sintezi

Dupli klik na View Synthesis

Report

Otvoriće se tekstualni fajl s

izveštajem

Koliko hardverskih resursa je utrošeno za sintezu kola

RTL dijagram - kako je kolo sintetizovano

Dupli klik

Zatvoriti na kraju

Implementacija

Dupli klik na Implement Design

Ako je implementacija

uspešno okončana, pojaviće se zeleni

kružići

Izveštaj o implementaciji

Dupli klik na Place & Rute

Report

Otvoriće se tekstualni fajl s

izveštajem

Podaci o stvarnom zauzeću hardverskih resursa

Izveštaj o pinovima

Dupli klik na Pad Report

Veza portova modul koji smo projektovali i

pinova FPGA kola

Ograničenja - Constrains UCF - User Constraints File Kreiranje UCF fajla 1. Izaberite tipa projektnog fajla (biramo

Implement Constraints File)

2. Upišite ime projektnog fajla (neka bude dek3u8)

3. Lokacija - neka ostane predložena lokacija

4. Next

Desnim dugmetom miša

preko oznake kola, a onda New

Source1

Iz korisničkog uputstva za razvojnu ploču

e d2 d1 d0

dek3u8

Pisanje UCF fajla

Snimiti

UCF fajl

Nakon kreiranja UCF fajla neophodno je ponoviti implementaciju !

Dupli klik na Edit Constraints otvara tekstualni dokument UCF

Cilj je da se definiše željeno povezivanje portova modula koji projektujemo i pinova FPGA kola

Generisanje fajla za programiranje

Dupli klik na Generate

Programming File

Povezivanje PC - Razvojni sistem

USB kabl

Programiranje FPGA kola

Dupli klik na Configure Target

Device

Izabrati Boundary Scan

Desni taster preko teksta: “Right click to …”

Izabrati Initialize Chain

Programiranje FPGA kolaIzbor konfiguracionig fajla

dek3u8.bit

Programiranje FPGA kolaOvo upozorenje treba ignorisati - OK

Programiranje FPGA kolaPreskočiti - Cancel

Na razvojnoj ploči postoje 3 programabilna kola. Softver nudi mogućnost da se za svako od njih definise konfiguracioni fajl. Budući da u ovom primeru koristimo samo FPGA kolo, učitavanje konfiguracionih fajlova za preostala dva kola preskačemo.

Programiranje FPGA kolaPreskočiti - Cancel

Desnim dugmetom miša preko slike

FPGA kola, a onda Program

Programiranje FPGA kolaOvde samo OK

Programiranje FPGA kolaProgramiranje FPGA je uspešno obavljeno !

Zadatak Ponoviti postupak kreiranja projekta, unosa VHDL

opisa, sinteze i implementacije dizajna, definisanja UCF ograničenja, generisanja fajla za programiranje i programiranja FPGA kola na primeru multipleksera 4-u-1.

y <= d(0) WHEN s = "00" ELSEd(1) WHEN s = "01" ELSEd(2) WHEN s = "10" ELSEd(3);

UCF Linije podatak (d3, …

d0) povezati na 4 tastera.

Selekcione signale (s1, s0) povezati na dva prekidača

Izlaz multipleksera (y) povezati na jednu LED

ise tutorial

Documents

xilinx ise introduction tutorial #1

ise-tutorial nexy3 full

xilinx ise 7.1 tutorial

ise quick start tutorial -

xilinx ise simulation tutorial - Çankaya Üniversitesi...1...

ise 9.1i quick start tutorial

coe758 xilinx ise 9.2 tutorial 1 - ryerson...

xilinx ise and spartan-3 tutorial

tutorial digilent s3 schematic ise 8.1

xilinx ise tutorial counter

xilinx ise in-depth tutorial · correcting hdl errors ......

xilinx ise in-depth tutorial · ise in-depth tutorial ug695...

xilinx ise tutorial

ise quick start tutorial

tutorial floorplanning - ise 6.1

xilinx ise 8.1 synthesis tutorial

tutorial xilinx ise 13 - lothar miller

xilinx ise 10.1 quick start tutorial - auburn...

tutorial xilinx ise 12

xilinx ise webpack vhdl tutorial