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1Ausgewählte Themen des analogen Schaltungsentwurfs

Analog-Digital Wandler

Integrating single-slope and dual-slope ADCs Flash ADC ADCs basiert auf sukzessiven Approximationen Subranging ADCs Zyklischer ADC Sigma-Delta ADC


ADC Eigenschaften ADC Eigenschaften: 1) Geschwindigkeit 2) Genauigkeit (Accuracy) max Signal / max (INL, DNL, Noise) 3) Leistungsverbrauch 4) Auflösung (Resolution) (number of output bits)

0 1 2 3 Vin

Vin

Vin

DNL

Code

Analoges Mittelwert für Code 0

Vin-Code*Slope Perfekt

Realistisch


Flash ADC Schnell Hoher Leistungsverbrauch ~ SNR3

KL

Ain

Dout

Flash ADC

KomparatorWiderstände


Einfacher komparator Geschwindigkeit ~ Ibias/C Fehlerquelle: Mismatch zwischen

Transistoren

InN InP Out


Matching

Matching hängt von Transistorfläche ab!

)('ThGSox VV

L

WCI

)4

(4' Thi

GSoxges

VV

L

WCI

2/4 ThiThi VV

WLVThi ~


Rauschen

Die Zahl der Freiheitsgrade eines Systems spielt in der Thermodynamik eine Rolle, da sich die Energie gleichmäßig auf die einzelnen Freiheitsgrade verteilt

2

2

1CuE kTE

2

1

kTuCE2

1

2

1 2

C

kTu 2

Ein Freiheitsgrad!

http://de.wikipedia.org/wiki/Thermodynamik

http://de.wikipedia.org/wiki/Energie


Single-Slope ADCs Einfach Gute Genauigkeit Langsam

CVIn

Ramp

AND

Clk

CNT

VIn Ramp

Zeit wird “gezählt”


Integrating single-slope ADCs

AC

-Vin

Thr AND

Clk

CNT

R

C

T

v

RC

V

T

V inth Zeit wird “gezählt”

Thr

Vout

Vout


Integrating dual-slope ADC

A

-Vin

Ref

AND

Clk

CNT

R

C

RC

V

T

V in

ref

max

RC

V

T

V ref

meas

max

ref

in

ref

meas

V

V

T

T

CThr

Zeit wird “gezählt”

Vout

Tref Tmeas

MSB

MSB

refref

measin V

T

TV


ADC basiert auf sukzessiven Approximationen

DACK

Ain

D?

Komparator


ADC basiert auf sukzessiven Approximationen - Algorithmus

B(n-i) = 1VDA+=Vref/2i

B(n-i) = 0

i = i +1

neinVin>VDA

Zeit

VDA

Vin

Vref

i=1VDA=0

B(n-i) = 1VDA-=Vref/2i


DAC – Realisierung mit Stromquellen

KL

Din

Aout


DAC - Matching

KL

Din

Aout

)('ThGSox VV

L

WCI

)( ThGS

Th

VV

dV

I

dI

L

WC

I

dV

I

dIox

Th

WLdVTh /1~


Realisierung der Logik

DACK

Ain

?

State Maschine

Ready

Eval

If(Ready&Start) D=1If(Eval) D=comp

Else D=Q

Stop

StartIn

StartOut

Reset

Reset

StartInReady Eval Stop

Ready Eval Stop

0 1 1/0

Ck

Ck

StartIn

StartOut

D Q

Q


ADC mit gewichteten Kondensatoren

KCC2C4C8C

Vin Vref



KCC2C4C8C

Vin Vref

0

Vin



KCC2C4C8C

Vin Vref

-Vin

0

1



KCC2C4C8C

Vin Vref

-Vin+Vre/2

Vref

0 oder 1



KCC2C4C8C

Vin Vref

-Vin+Vre/2

Vref

0!



KCC2C4C8C

Vin Vref

-Vin

Vref

1



KCC2C4C8C

Vin Vref

-Vin+Vref/4

0

0 oder 1



KCC2C4C8C

Vin Vref

-Vin+Vref/4

0

1



KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0

0 oder 1



KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0

1



KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0

0 oder 1



KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0

1



KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0

1

ADC = 0111


Asynchroner ADC

KC2C4C8C

StartIn

Comp

Finish

~Reset

Ready

OR

0

StartIn & ~ Finish & ~Done

1

Done

DoneDone & Hi & ~Finish

Hi

Lo

Res StartOutRes

In

Sample

Res Res

Bit

Bit1 Bit0

Asynchroner ADC: Komparator


res res

res

res

InP OutP OutNInN


Asynchroner ADC

KC2C4C8C

StartIn

Comp

Finish

~Reset

Ready

OR

0

StartIn & ~ Finish & ~Done

1

Done

DoneDone & Hi & ~Finish

Hi

Lo

Res StartOutRes

In

Res Res

Bit

Bit1 Bit0

C2C4C8C

Evaluate

Sample


4-bit Subranging ADC

SH 2bit ADC 2bit DAC

+

2bit ADC

0 1 2 3

X4

ErrRNRNIn LSBLSB 21 )(4

4/)4/( 21 ErrRNNIn LSB

Ain

N1 N2

Vin, Vdac

Vinx

-

+

Vin

Err 4/)4/)22(22( 00

11

00

11 ErrRccbbIn LSB

SH

+Ain

N1 N2



2bit ADC 2bit DAC 2bit ADC

X4

0 1 2 3 Vin

Err

-

+

x

Vin

Vin, Vdac

4/)4/)22(22( 00

11

00

11 ErrRccbbIn LSB


ErrRNRNIn LSBLSB 21 )(4



2bit ADC 2bit DAC 3bit ADC

X2

ErrRNRNIn LSBLSB 2/)(2 21


0 1 2 3 Vin

Err

-

+

x

Vin

Vin, Vdac

+

2/)4/)222(22( 00

11

22

00

11 ErrRcccbbIn LSB

N1 N2



1.5bit ADC 1.5bit DAC 1.5bit ADC

-1 0 1

X2-

+

Vin

x

VinErrRNRNIn LSBLSB 21 )(2


Vin, Vdac

Err

+

2/)2/)()(( 2211 ErrRcbcbIn LSB



1.5bit ADC 1.5bit DAC 1.5bit ADC

-1 0 1

X2-

+

Vin

x

VinErrRNRNIn LSBLSB 21 )(2

Vin, Vdac

Err

+


2/)2/)()(( 2211 ErrRcbcbIn LSB


Algorithmischer ADC

1.5bit ADC 1.5bit DAC

X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

+


Algorithmischer ADC


X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

+1


Algorithmischer ADC


X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

+1 2


Algorithmischer ADC


X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

+2 2


Algorithmischer ADC


X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

+2 3


Algorithmischer ADC


X2-

+

x

Vin

Vin

-1 0 1

Vin, Vdac

ErrRNRNRNRNIn LSBnLSBnLSBLSB )...))(2(2...(2 121

111 2

)2(2

n

n

i

inin

ErrN

RIn

+

111 2

)2)((2

n

n

i

iniin

Errcb

RIn


Pipeline and Cyclic ADC

Ck1 Ck2 Ck1 Ck2 Ck1 Ck2 Ck1 Ck2

Ck1 Ck2

S

In

InPipeline

Cyclic Needs two iputs and sample signal


SC – Multiply by two circuit

Vin Ck1

Ck1

Ck1del

Ck2

Ck2 Ck1

Ck1del

Ck2

2Vin

Vout



Q

Q

0V

Vin



2Q

0V

Vin

0V

2Vin


Subtraction of Reference Voltage

Vin Ck1

Ck1

Ck1del

Ck2

Ck2 Ck1

Ck1del

Ck2

2Vin+aVref-bVref

-Vref +Vref

Vout


ADC Cell

Vin Ck1

Ck1

Ck1del

Ck2

Ck2

-Vref +Vref-Vref/4

+Vref/4

Ld=Ck2

En -Vref

En +Vref

Vout


Cyclic ADC Cell

Ck1

Ck1del

SB

Ck2

-Vref +Vref

VinS

S S

SVin

Ck2

To Comp

Ck2

Comp


Cyclic ADC Cell

Ck1

Ck1delCk2

-Vref +Vref

Ck2

1


Cyclic ADC Cell

1


Cyclic ADC Cell

-Vref +Vref

2


Cyclic ADC Cell

2


Cyclic ADC Cell

-Vref +Vref

4


Schnellere Schaltung

1



-Vref +Vref

2



-Vref +Vref

4



-Vref +Vref

8


Cyclic ADC Cell with parallel S+A

Vin

Ck1

Ck2

-Vref +Vref

Ck2

Ck1del

VinS

S

SB

In Ck2

Ck1

Ck1

Ck2del

S

In

-Vref +VrefCk2

Comp

Ck1

Comp

To Comp


Types of Amplifier

Single Input, Single Output

Fully Differential


Symmetry of the Differential CircuitVinP

Ck1

Ck2

-Vref +Vref

Ck2

Ck1del

VinPS

S SB

InP Ck2

Ck1

Ck1

Ck2del

S

InP

-Vref +Vref

To Comp

VinN

Ck1

Ck2Ck1del

S

Ck2

InNInN

Ck1

Ck2delCk1

Ck2

S SB

To Comp

S

S

Ground in Single endend c. is mid point in differential circ.


Fully Differential AmpVinP

Ck1

Ck2

-Vref +Vref

Ck2

Ck1del

VinPS

S SB

InP Ck2

Ck1

Ck1

Ck2del

S

InP

-Vref +Vref

To Comp

VinN

Ck1

Ck2Ck1del

S

Ck2

InNInN

Ck1

Ck2delCk1

Ck2

S SB

To Comp

S

S


Common Mode BiasVinP

Ck1

Ck2

-Vref +Vref

Ck2

Ck1del

VinPS

S SB

InP Ck2

Ck1

Ck1

Ck2del

S

InP

-Vref +Vref

To Comp

VinN

Ck1

Ck2Ck1del

S

Ck2

InNInN

Ck1

Ck2delCk1

Ck2

S SB

To Comp

S

SCM CM


Zyklische AD Konversion - Algorithmus

i=1

Vin=2(Vin-Ref/4) Vin=2(Vin+Ref/4)

B(n-i) = 0B(n-i) = 1

i = i +1

neinVin>0

ja


Algorithmischer ADC

1bit ADC 1bit DAC

0 1

X2-

+

x

Vin

Vin

Vin, Vdac

+

111 2

22

n

n

i

inin

Errb

RIn

Err


- ADC

1bit ADC 1bit DAC

0 1

-

+

Vin

x

Vin

In

Vin, Vdac

+ +


- ADC

1bit ADC 1bit DAC

0 1

-

+

Vin

x

Vin

In

Vin, Vdac

+ +

in1


- ADC

1bit ADC 1bit DAC

0 1

-

+

Vin

x

Vin

In

Vin, Vdac

+ +

in1

in1


- ADC

1bit ADC 1bit DAC

0 1

-

+

Vin

x

Vin

In

Vin, Vdac

+ +

in1 - b1R + in2

in1

in1 - b1R


- ADC

1bit ADC 1bit DAC

0 1

-

+

Vin

ErrRbRbInIn nn ...... 11

x

Vin

In

Vin, Vdac

+ +

n

ErrRbbIn n )...( 1


- ADC

1bit ADC 1bit DAC

+ +


- ADC

1bit ADC 1bit DAC

+


Ladungspumpe

f1 f2

f2 f1

V1 V2

V2* V2*


Ladungspumpe

f1 f2

f2 f1

V1 V2

V2* V2*

f1 f2

f2 f1

V1 V2

V2* V2*

Q=(V1-V2)CQ=(V1-V2)C

1/R=-C


Ladungspumpe

V1 V2

V2* V2*

1/R=-C

V1 V2

V2* V2*

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